适当的集成电路来连接高速信号，第一部分

[导读]在过去20年里,由于社交媒体和在线活动的推动,对高速数据传输的需求增加,导致使用了更复杂的集成电路,在高密度PCB上以更高的速度运行。电路板的高密度和高速信号在其上的结合,是不同元件互联时进行干扰的良好来源。

在过去20年里,由于社交媒体和在线活动的推动,对高速数据传输的需求增加,导致使用了更复杂的集成电路,在高密度PCB上以更高的速度运行。电路板的高密度和高速信号在其上的结合,是不同元件互联时进行干扰的良好来源。

在处理高速信号时,必须将组件之间的互联视为传输线路,必须考虑线路终止,以避免阻抗不匹配和线路不连续,从而导致信号反射、干扰和性能下降。本文旨在概述具有相似或不同I/O信号格式(LVPEL、LVDS、CML、HCSL、LP-HCSL)的设备之间不同的传输线路终止技术。适当的线路终止应保持阻抗匹配和适当的偏置,以提高性能和良好的噪声抵抗,并提供正确的信号转换,以避免I/O不兼容,这可能导致设备故障,最终的可靠性问题和--在最坏情况下--设备损坏。

直流耦合与交流耦合

当直流耦合驱动器到接收器时,信号的连续和开关组件将从驱动器输出流到接收器输入。而在交流耦合中,只有信号的开关组件将到达接收器,因为连续组件将被耦合电容堵塞。

直流耦合器的优点是比交流耦合器的组件数少,耗电少.然而,对于直流耦合装置,驱动器输出和接收器输入之间的兼容性并非总是得到保证的,在某些情况下,随着耗电量的增加而增加了更多组件的价格。在许多情况下,直流耦合是完全不可能的,留下交流耦合作为唯一的解决方案。

交流耦合阻断了驱动器输出和接收器输入之间的信号直流分量,从而消除了它们之间常见模式电压不兼容的问题。接下来,接收器的输入可能会在最佳水平上偏倚,而最佳水平提供了最好的性能,即:颤抖、责任周期扭曲和交叉。虽然交流耦合时钟信号没有问题,但交流耦合数据信号要求数据是DC平衡的(全部0和1的数字相同)。这将避免在没有过渡的情况下(在相同位的长链中)和接收端的两端发生信号衰减,从而减少噪声边缘。

驱动输出/接收器输入电压水平

为了了解驱动器接收器的兼容性,让我们看看图1 .在本例中,驱动器的输出和接收器的输入具有相同的通用模式电压,驱动器的输出信号水平在接收器的输入信号水平范围内。

图1 驱动器的输出和接收器的输入电压水平具有相同的共同模式电压,驱动器的输出信号水平在接收器的输入信号水平范围之内。

当使用相同I/O格式的接口设备时,尤其是当它们来自同一制造商时,情况就是如此。这是两个器件之间直流耦合的最佳配置.这种完美的匹配并不总是提供,有时甚至是不同制造商相同I/O格式的接口设备需要在直流耦合时特别小心。当接收器输入的共同模式电压与驱动器输出的共同模式之间的间隙大到足以使驱动器的信号超越接收器输入范围时。这导致直流耦合不兼容,交流耦合必须使用,以保持驱动器和接收器的最佳工作点。图2显示在高速互联、LVPEL、LVDS、CML和HCSL中常用格式的I/O操作级别。

图2 在高速互联、LVPEL、LVDS、CML和HCSL中常用格式的操作级别。

I/O结构

为了了解如何在不同的驱动器/接收器之间进行接口,让我们概述最常见的逻辑学中的I/O结构,这些结构用于集成电路接口LVPEL、LVDS、CML、HCSL。

如图所示图3 ,LVPEL输出级由一个差动对驱动发射追随者对组成。输出应以50-VCC-2V终止,以在输出量相当于14mA电流的情况下,建立一个共同的VCC-1.3V的电压。输出也可以终止与色芬网络(130至VCC/82至GND)或仅仅100至200至GND电阻。PECL输入阶段包括一个开关微分对,有时集成一个高阻抗偏置电阻网络。

图3 (a)PECL输出阶段由差动对驱动发射器追随者对和(b)PECL输入阶段由开关差动对组成,该差动对有时集成了一个高阻抗偏置电阻网络。

LVDS输出由一个流模驱动器组成,该驱动器通过一个交换网络输出到差速器( 图4 )。输出通常连接到一个100电子分的传输线路,这需要一个100电子分的终止在接收端,以匹配传输线路并创建350MV摆动。LVDS的标准通用模式是1.2V,不考虑VCC。LVDS输入阶段由一个开关差速器对组成,不管是否有集成的100分电阻来终止驱动输出。

图4 (a)LVDS输出包括一个通过交换网络向差速器输出输出提供3.5MA的流模驱动器,和(b)LVDS输入阶段,该阶段包括一个带或不带一个集成的Ol100电阻器的开关差速器来终止驱动器输出。

CML输出级由一对具有16mA开关电流和对VCC( 图5 )。这就产生了400MV的摆动(从VCC到VCC-400MV)和一个通用的VCC-200MV模式电压。CML输入结构由共同发射器对驱动一个有或没有集成50经济英里终止的微分对在输入到VCC。如果不集成,则必须在印刷电路板上安装50分。

图5 (a)CML输出级由具有16MA开关电流和对VCC的50分集电阻的一对共混发射晶体管和一个(b)CML输入级由驱动差动对的普通发射对组成。

Hcsl输出( 图6 )由一个与开放源代码的差速器对组成,该差速器在真实输出和互补输出之间控制15马恒流。该电路需要一个外部的50分终止到地面,以创造750MV摆动和一个串联电阻器,以增加驱动器的输出阻抗(约17分)到输电线路特性阻抗(50分)。Hcsl输入是一个微分对,可以接受700MV的每一个输入,并有标准的共同模式电压约350MV。最后,LP-Hcsl输出级由从750MV电压源驱动的推拉电压驱动级组成。不需要像在HCSL中所需要的地面终止。该串联电阻器可以集成在芯片内,以最小化外部组件计数。