高速 SerDes 应用中的信号完整性实用指南，第 1 部分

信号完整性是许多设计人员在高速数字电路设计中处理的主要主题之一。当信号通过封装结构、PCB 走线、通孔、柔性电缆和连接器等互连件在从发送器到接收器的路径上传播时，它会导致数字信号波形的质量下降和时序错误。

当今的高速总线设计，例如LpDDR4x、USB 3.2 Gen1/2 (5 Gbps/10 Gbps)、USB 3.2×2 (2×10 Gbps)、PCIe和即将推出的USB 4.0 (2×20 Gbps) 都各自通信通过串行器/解串器 (SerDes) 通道传输数据，该通道采用差分信号来增强信号完整性。尽管如此，当高频数据在发射器和接收器之间流动时，它们仍然会经历显着的信号衰减。本系列概述了信号完整性的基本概念，并介绍了高速数据系统中发生的现象背后的关键原理，包括趋肤效应、阻抗匹配、特性阻抗和反射。

随着移动应用迁移到 5G 服务，手机和支持它们的基础设施设备都需要支持更高的数据速率，在许多情况下可达每秒数千兆位 (Gbps)。反过来，IC 制造商必须使用先进的亚微米工艺(10nm 至 7nm 甚至 5nm)，使其芯片能够支持更高的数据速率和更高的集成度。在每个连续的工艺节点，特征尺寸减小，F t增加(即IC 上器件的最大频率)。与此同时，纳米级晶体管的精密结构迫使 IC 制造商转向更低的工作核心电压(即 0.9V、0.8V、0.56V 甚至可能更低)并优化功耗。

虽然当今的 IC 可以在更高的频率和更低的电源电压下运行，但它们会受到多种现象的影响，使传输和接收高速数据流变得越来越具有挑战性。降低的工作电压缩小了检测“1”和“0”的上限和下限阈值之间的空间，而更高的频率缩短了可以接收给定数据位的时隙(即“数据有效窗口”)。由电压和时间限定的空间(在该空间内接收到的数据位可以被认为是有效的)被称为“数据眼”。

考虑到这一点，很容易看出更高的频率和更低的电压如何导致更小的数据眼，从而增加接收器误读输入位的机会。这会增加流的误码率 (BER)，在大多数应用中，这需要重新传输检测到错误位的数据包。重传事件会导致两个问题。首先，如果它们太频繁，就会显着降低通道的可用容量。此外，重传事件会导致设备的控制器保持活动模式的时间超过必要的时间。虽然这对于主电源供电的设备来说并不是一个严重的问题，但重新传输导致的准时时间增加可能会导致功耗显着升高，对于手机、平板电脑和其他移动设备来说，这会减少其运行时间。

图 1较高的频率和较低的电压会导致较小的数据眼。

使用高速 SerDes 数据通道给产品设计流程带来了必须克服的多项挑战，包括信号衰减、反射、阻抗匹配和抖动。下一节将探讨为什么这些信号衰减使接收器难以正确解释信息，从而增加了数据错误的机会。

数据流中的时钟采样

在接收器处，数据在参考时钟的边沿进行采样。眼图开度越大，就越容易将采样 CLK 的边缘放置在接收位的中间进行采样，此时采样最有可能有效。如果数据流具有任何幅度衰减或抖动，或者包含由于反射而产生的任何伪影，则会减小眼图的高度和/或宽度。这种“封闭”有效地使数据有效窗口和有效位时间变得更窄，从而增加了接收端出错的几率。

图2眼图开度越大，越容易将采样CLK的边沿放在接收位的中间进行采样。

考虑到这一点，让我们考虑如何将 SerDes 通道元件(例如 PCB 走线、布线和互连)的高频行为视为传输线。正如您很快就会看到的，这种类型的分析可以非常清晰地描述智能手机或平板电脑等系统中发生的传输损耗。

高频和传输线效应

根据经验，如果信号的波长远大于导线或 PCB 迹线的长度，并且通道 PCB 迹线和互连的电阻不依赖于频率，则工程师会认为该信号是“低频”信号。在这些条件下，信号与其通道之间的相互作用所产生的传输线效应可以忽略不计。

相反，当信号波长远小于电线/PCB 走线长度时，设计被视为“高频”。在这种情况下，需要控制所有迹线的物理属性和互连尺寸，以便生产具有适合当前应用的一组电气特性的传输线。公式 1 描述了波长和频率之间的关系，作为传输线传播速度的函数。

公式1

当走线长度开始接近或超过信号最高频率波长的 1/10 时，设计人员需要开始将互连视为传输线。此时，了解通道行为的唯一方法是使用集总元件对迹线进行建模，并考虑通道内所有与频率相关的元件。这包括寄生电容和电感及其对信号衰减的影响。

决定互连应被视为传输线的频率的另一种方法是考虑信号的上升时间 (t r )。此外，多 Gbps SerDes 信号的波长足够短，以至于使用大多数当前亚纳米工艺节点制造的设备中的互连迹线开始接近前面讨论的 1/10 λ 标准，并且具有极其急剧的上升和下降次。在这些条件下，通道或互连必须被视为传输线。当 SerDes 信号通过通道时，其带宽和传播特性由信号的上升时间决定。

公式2

传播速度

由于信号是电磁波，因此它们的传播速度很大程度上取决于其周围材料的介电常数。传播速度的公式为：

公式3

自由空间(介电常数为 1)中无损传输的波速约为 3 × 108 m/s，如公式 3 所示，它将随着介电常数的变化而变化。因此，介电常数为 4 的传输线会将信号的传播速度减半，达到约 1.5 × 108m/s。

波在自由空间与 PCB 中传播的速度之间的差异将导致两个信号之间存在延迟，通常称为传播延迟 (T d )。如公式 4 所示，T d的值取决于两种介质的介电值以及信号必须传播的距离：

T d = 行驶距离/ V p(螺旋速度) 公式 4

现在，当一个信号 (CLK) 在 PCB 的外层传播，而另一个信号(数据)在 PCB 的内层之一传播时，会发生什么情况? CLK 信号通道的一侧是自由空间，另一侧是 PCB 电介质，而数据信号的两侧则被 PCB 介电常数包围。这有多大区别?

在许多应用中，高频信号必须通过互连件或柔性电缆以及我们讨论过的 PCB 走线传输。这两个元件具有与 PCB 走线不同的阻抗和介电值，这会导致幅度和时序的偏差。这些效应以及由信号速度降低、串扰或介电材料吸收的任何能量引起的任何额外损耗将在时序和幅度上产生随机偏差，通常称为抖动。

图 3由信号速度降低、串扰或介电材料吸收的任何能量引起的任何额外损耗都会产生抖动。

在这里，设计人员必须使用传输线理论来匹配两个信号的飞行时间。由于在 PCB 内层传输的数据信号传播速度会较慢，因此我们必须缩短数据通道的长度以匹配 CLK 信号的传输时间。

趋肤效应

如果我们观察给定导体的一部分(指定为 C1)，同时电流 I(t) 通过它，安培定律表明将会产生磁通量，并且磁通量与流过导体的电流成正比。

如果我们只考虑单个导体，附近没有任何其他导体，则磁通线 (B1) 将在导体 C1 中沿与场 B1 相反的方向产生循环涡流。

图 4该图显示了趋肤效应引起的电流重新分布。

如果电流极性交替，涡流将产生与电流反转相反的方向，从而增加导体的交流阻抗。这种效应在导体的核心处最为明显，从而将大部分电流驱动到其表面，从而产生所谓的趋肤效应。随着频率增加，集肤效应将电流限制在导体厚度的较小部分，从而增加其有效电阻和相应的损耗。这种行为的影响可以使用公式 5 计算。

公式5

图 5信号损失是由于频率和走线路径造成的。

传输线和特性阻抗Zo

传输线内的电压和电流一起传播，并且是位置 (x) 和时间 (t) 的函数。传输线的特性阻抗 (Zo) 与频率相关，可以描述为行波电压波与行波电流波之比(公式 6)。

公式6

图 6该图显示了传输线中的 V 和 I。

理想情况下，电压V(x,t)和电流I(x,t)波的相位不受干扰，同步到达终端阻抗。如果没有其他复杂因素，欧姆定律要求 V(x,t)/I(x,t) 等于终端阻抗 (ZL)。

图7如果没有其他复杂因素，欧姆定律要求Zo 等于ZL。

在本系列的第 2 部分中，我们将了解寄生效应和阻抗失配等现实问题如何需要额外的分析、建模和补偿。