最大限度减少开关电路中有害 dVdt 瞬态的 3 种方法

电源转换或栅极驱动开关期间产生的高压瞬态尖峰可能非常有害。在电机驱动应用中，随时间变化的电压导数 (dV/dt) 瞬态可能会破坏绕组绝缘，从而缩短电机寿命并影响系统可靠性。

在使用硅MOSFET和IGBT以及SiC MOSFET的电路中，降低瞬态响应的通常方法是增加外部栅极电阻的值。此类器件通常具有高反向传输电容 (C rss ) 或栅漏米勒电容 (C gd )。增加栅极电阻 (R g ) 对于降低快速开关应用的 dV/dt 特别有效。

一个示例用例是图腾柱功率因数校正 (PFC)，其中高 dV/dt 可以降低开关损耗。然而，对于速度较慢的应用(例如电机)，实现 dV/dt 在 5 至 8V/ns 可接受范围内所需的电阻值将在千欧姆范围内。高 R g会显着延长开关延迟。

本文重点介绍三种常用方法，可将 dV/dt 从 45V/ns 降至 5V/ns，但不会产生过多的开启/关闭延迟时间。为了涵盖所有选项，我们研究了在器件上使用外部栅极漏极电容器和 RC 缓冲器以及使用 JFET 直接驱动方法。

在每种情况下，都使用 T0247-4L 封装中的 1200V SiC FET，在 75 A/800V 开关条件下的 R ds(on)为 9 毫欧。首先使用 SiC 场效应晶体管 (FET) 的 SPICE 模型对所探索的每个场景进行模拟。双脉冲电路实验测量了开通和关断时间以验证仿真结果。

使用外部 C gd电容器

在此方法中，外部 C gd电容器 C gdext放置在半桥配置的高侧 FET 和低侧 FET 的栅极和漏极之间(图 1)。

图 1该方法使用带有外部 C gd 的栅极驱动器来进行 dV/dt 控制。

对于 SiC FET，计算得出的 C gdext值为 68 pF，并且出于仿真目的，包含了 20 nH 的串联寄生电感 (L par )。在实际情况下，使用分立元件且 C gd电容器尽可能靠近 FET 连接时，寄生电感可能会更小。如果使用 FET 模块，则需要将电容器放置在模块外部，这意味着寄生电感接近 20 nH。

图 2实线 I ds(蓝色)、V gs(橙色)和 V ds (绿色)的关断测量使用 68 pF 的外部 C gd电容器和 33 Ω 的 R g。

SPICE 仿真和外部 C gd电容器的实验结果如图 2所示。由于开关期间 I ds相对较低，估计为 0.54 A，因此外部电容器可以承受 20 nH 的寄生电感。当使用 68 pF 电容器和10 至 33 Ω 范围内的R g时，测量和计算出此方法的 dV/dt 范围为 25 至 5V/ns (图 3)。

图 3 dV/dt 与 R g的关系图，通过 SPICE 模型仿真进行测量和验证，使用 68 pF 的外部电容器 C gd。

结果表明，当使用 FET 模块、将 C gd放置在 PCB 上并接受一定程度的寄生电感时，这种降低 dV/dt 的方法是合适的。

在 FET 上使用 RC 缓冲器

控制 dV/dt 的另一种方法是在高侧和低侧 FET 的漏极和源极之间连接 RC 缓冲电路(图 4)。

图 4并联在高侧和低侧 FET 上的缓冲器电路的电路图。

对于此示例，与外部栅极漏极电容器一样，添加了与电容器 (C缓冲器) 和电阻器 (R缓冲器) 串联的 20 nH 寄生电感。使用分立 FET 时，RC 组件可以尽可能靠近 FET 放置，最好直接连接到引线，在这种情况下，寄生电感将最小。实验缓冲电路使用 5.6 nF 电容器和 0.5 Ω 电阻。 SPICE 仿真和实验结果表明，使用这种方法可以将 dV/dt 从 50V/ns 降低至 5V/ns(图 5)。

图 5这些是使用 RC 缓冲电路的测量值和仿真值的 dV/dt 图。

由于添加缓冲电路而产生的开关损耗在电容值较低的情况下很小，在 10kHz 开关频率下约为 2W。模拟寄生电感值相对较高(20 nH)，表明 RC 缓冲器布置可以放置在 FET 模块外部，并将 dV/dt 降低 90%。

JFET直接驱动方式

降低 dV/dt 的最后一种方法是使用直接驱动结栅 (JFET) 布置。在该电路中，硅MOS器件在启动时导通一次，然后JFET栅极在-15V和0V之间切换。需要脉冲宽度调制 (PWM) 栅极驱动信号以及使能信号，但仍保持常断操作。高侧 JFET 栅极施加 -15V 电压以使其在开关瞬变期间保持关闭状态。

同样，测量是通过实验设置和使用 SPICE 模型的电路模拟进行的(图 6)。由于 SiC JFET 具有显着的 C rss(Cgd)，因此 4.7 Ω 的小 R g足以将 dV/dt 减慢至 5V/ns。

图 6 使用直接驱动 JFET 方法绘制的 dV/dt 瞬态图突出显示了测量波形和 SPICE 波形。

优点和缺点

表 1重点总结了在 75 A/800V 电路中降低 dV/dt 的三种不同方法的 SPICE 模拟预测。在这三种方法中，JFET 直接驱动方法产生的能量损耗最低。也就是说，直接驱动需要 -15V 驱动信号和使能信号，从而增加了组件数量和电路复杂性。

表 1此表显示了三种 dV/dt 降低方法的 SPICE 模拟性能。

外部 C gd电容器和 RC 缓冲器方法显示出稍高的开关损耗，但它们不需要访问 JFET 栅极。使用分立 FET 时，这两种方法都可以在 PCB 上轻松实现。

UnitedSiC 的标准 FET 不提供对 JFET 栅极的访问，但采用 TO247-4L 封装的新型双栅极产品正在开发中。此方法也适用于添加了 JFET 栅极引脚的模块。在所有情况下，SPICE 仿真都会考虑 20 nH 寄生电感，结果证明一定程度的电感不会影响 dV/dt 的降低。

RC 缓冲器方法突出表明它无法独立控制 dV/dt 的开启和关闭(表 1)。然而，单独的 R g(on)和 R g(off)电阻器允许对 C gd和直接驱动 JFET 方法进行独立控制。