如何在eclipse Z7上创建基本设计，以便在自定义项目中使用AWG Zmod

作为该设计在硬件中所做的工作的高级描述，Zmod AWG控制器IP在针对eclipse Z7的Vivado项目的块设计中实例化，其输入通过AXI DMA控制器直接从DDR内存中提供值。这允许运行在Zynq的arm核心处理器上的C应用程序将二进制代码值写入DDR，然后读取到Zmod AWG控制器IP。

如果还没有，那么创建一个新的针对eclipse Z7的Vivado 2022.1项目，并将Digilent Vivado库作为存储库添加到项目中。关于这些步骤，请参阅我之前的项目帖子。

维瓦多硬件设计

Zmod AWG控制器IP可以直接在HDL中实例化或在块设计中实例化。由于Vivado中的块设计工作流中有许多方便的功能，例如连接自动化和目标板外设的自动连接，因此我使用块设计工作流。根据添加到模块设计中的IP模块，我将这一节分成了几个小节。希望这对那些将Zmod AWG添加到现有设计中的人有所帮助。

Zynq处理系统

首先，Zynq Processing System IP需要被实例化，这样设计才会有面向arm核心处理器的钩子。添加Zynq PS IP后，将出现运行Block Automation的选项，该选项将应用Zynq特定于eclipse Z7板的设置。

在运行Zynq PS的Block Automation之后，在图中双击它以打开其配置窗口。为了使PL中的DMA控制器能够访问DDR，需要一个高性能的AXI端口，因此在PS-PL Configuration > HP Slave AXI Interface下，启用S AXI HP0接口：

然后在MIO Configuration > I/O Peripherals > GPIO下，启用EMIO GPIO，宽度为2(这将在后面的步骤中解释)：

在Vivado 2022.1中开始使用eclipse Z7 + AWG Zmod

本项目介绍了如何在eclipse Z7上创建基本设计，以便在自定义项目中使用AWG Zmod。

最近，我做了一个项目教程，介绍了如何在eclipse Z7上集成Diligent的新Digitizer Zmod到Vivado/Vitis 2022.1的自定义设计中，我想继续这个线程，同时也展示了如何在自定义设计中使用他们的AWG Zmod。

Digilent的模拟波形发生器(AWG) Zmod是一款兼容syzygy的双通道14位数模转换器模块，我再次在基于Zynq-7000的eclipse Z7 FPGA开发板和Vivado/Vitis 2022.1上使用。

AWG Zmod中的DAC模块接收与特定模拟值输出相关的数字二进制“代码”。在给定的模式中改变二进制代码是如何使用DAC在DAC芯片和支持电路的规格限制内创建任何所需波形的。有很多很棒的文章和资源解释了dac的操作理论，所以我就不再赘述了

接下来，添加Constant IP。打开其配置窗口并将其值设置为0。也可以将其命名为“gnd”。

DMA控制器

将AXI DMA控制器添加到块设计并打开其配置窗口。禁用分散收集引擎，除非您计划特别使用它。此外，除非特别计划使用写通道，否则也只启用读通道，并启用选项以允许对读通道进行非对齐传输。

在DMA的配置窗口上单击OK以保存/应用更改。窗口关闭后，稍后将出现连接自动化的选项。使用Vivado想要应用的默认设置运行这个生成的连接自动化。

时钟的向导

而不是添加一个时钟向导使用+按钮或添加IP…选项，切换Board选项卡以从eclipse Z7连接电路板组件/外设。

在时钟下，右键单击系统时钟，选择连接板组件…选择将系统输入时钟clock_CLK_IN1连接到一个新的时钟向导IP。

打开“时钟向导”的配置窗口，进行以下更改：

•启用频率为100MHz，相位为0的clk_out1

•启用频率为100MHz，相位为90的clk_out2

•将复位更改为低电平以匹配设计的其余部分。

AXIS数据FIFO

在模块设计中添加一个AXIS数据FIFO，并启用主/从AXIS端口的独立时钟选项。

这是为了处理穿过二进制代码的时钟域，从DDR出来并进入Zmod AWG控制器。

为了详细说明这一点，Zmod AWG控制器要求DAC_Clk与DAC_InIO_Clk具有相同的100MHz频率，但与DAC_InIO_Clk相位差为90度。为了生成与另一个给定时钟有90度相位偏移的时钟，同时保持与之同步，我发现最简单的方法是使用时钟向导中的MMCM。但是，您不能使用Zynq PS中的PL时钟(FCLK_CLK)来驱动时钟向导的clk_in，因为这会导致Vivado工具中PL时钟的重新定义。这就是为什么我必须使用eclipse板的系统时钟来驱动时钟向导。

这意味着Zmod AWG控制器的所有时钟都由sys_clock时钟，将其置于FCLK_CLK0域中的AXI DMA控制器的单独时钟域中。简单地使用具有独立时钟的FIFO比试图将所有内容转换为sys_clock的时钟域要容易得多(我猜它会有一些自己的问题，试图将DMA放在上面，因为sys_clock来自以太网PHY而不是eclipse板上的Zynq)。

将FIFO的S_AXIS连接到DMA控制器的M_AXIS_MM2S，将s_axis_aclk连接到Zynq PS的FCLK_CLK0，将s_axis_aresetn连接到处理器系统重置的peripheral_aresetn(这将从运行AXIS DMA控制器的连接自动化中生成)，并将m_axis_aclk连接到时钟向导的clk_out1。

Zmod AWG控制器

现在终于到了展示明星的时候了：将Zmod AWG控制器添加到块设计中并打开其配置窗口。

禁用外部增益配置信号，外部校准信号和SPI间接访问端口的选项，除非您特别计划使用它们。使这些端口处于启用状态和未连接状态会导致工具尝试猜测如何将它们连接起来，以防止意外行为(通常是将它们连接到地面)，这也可能导致意外行为。

将InputDataStream连接到AXIS数据FIFO的M_AXIS，将SysClk100和DAC_InIO_Clk连接到时钟向导的clk_out1，将DAC_Clk连接到时钟向导的clk_out2，将sDAC_EnIn连接到时钟向导的locked(如果时钟运行不稳定，启用DAC的输出是没有意义的)。

将aRst_n连接到处理器系统重置的peripheral_aresetn(它将从运行AXIS DMA控制器的连接自动化中生成)。

然后将sTestMode连接到“gnd”常量。驱动测试模式信号低只是硬编码Zmod AWG控制器在正常运行。测试模式仅用于DAC的校准/归零。

添加一个Concat块，并将sInitDoneDAC和sConfigError连接到它的输入。

将Concat' sout[1:0]连接到Zynq PS的GPIO_I[1:0]，同时不连接GPIO_O[1:0]和GPIO_T[1:0]。这就是Zynq PS在操作期间如何从Zmod AWG控制器读取DAC的状态。

最后，将Zmod AWG控制器输出的其余部分连接到外部端口(右键单击并选择“Make external”)。

整体块体设计结果如下：

验证块设计以确认没有错误或严重警告，然后保存块设计。保存后，创建一个HDL包装器实例化它的设计(我已经展示了如何创建一个HDL包装器在许多过去的项目帖子)。

Vivado约束

创建三个约束文件(这只是个人偏好，可以都在一个文件中)：一个用于SYZYGY端口a特定信号，SYZYGY端口B特定信号，一个用于eclipse Z7特定信号：

从eclipse Z7信号的约束开始，不要指定eclipse Z7系统时钟的周期。只需指定FPGA封装引脚和IO电压(3.3v)。

指定系统时钟周期会导致硬件中的路由问题，因为Vivado会覆盖eclipse的板预置文件中的底层板约束文件中的设置，即使您为时钟周期指定了完全相同的值。

我猜这是2022.1的一个奇怪现象，因为Digilent的Github仓库中eclipse Z7的主约束文件指定了系统时钟的周期。盲目地复制+粘贴它将导致在实现的设计中出现神秘的方法论关键警告，以及硬件中的意外行为，因为sys时钟驱动的时钟向导提供的两个时钟需要同步。

我在SYZYGY端口B上使用AWG Zmod，而在SYZYGY端口A上没有任何东西，我已经附上了我在下面为您创建的eclipse SYZYGY端口B上的AWG Zmod的约束文件。

出口的硬件

随着设计的完成，运行合成，实现，并生成一个比特流。打开实现的设计，看看时序结果如何，以及使用了多少可编程逻辑：

最后，选择File > export > export hardware，按照提示窗口导出硬件设计，包括比特流。

本文编译自hackster.io