基于FPGA的微电网并网控制器的设计与实现

摘要：针对微电网与大电网能量交互的问题，设计了一种基于现场可编程门阵列(FPGA)实现的微电网并网控制器。该并网控制器以ADS7864芯片为核心实现数据的的同步采样；同时，根据锁相原理，研究了一种改进的基于同步空间坐标变换的锁相控制算法，给出了锁相环模块中滤波器和PI调节器参数的设汁方法。通过Matlab／Simulink仿真分析验证了锁相环的有效性，最后研制出基于FPGA实现的并网控制器并应用于微电网实验平台。实验表明该控制器能实现快速准确的数据采集和锁相控制，从而实现微电网的平滑并网。
关键词：微电网；控制器；并网；现场可编程门阵列

1 引言
    微电网是智能电网的一个重要发展方向，能很好解决单个分布式发电单元独立接入给大电网造成的不稳定，从而为大电网提供有力的支撑。
    微电网中的并网控制器主要由同步数据采样模块、数字锁相模块和并网算法模块构成。基于文献，在此设计了一种改进的基于同步坐标变换的动态锁相环，该锁相环能消除电网电压幅值波动带来的影响，从而有效克服零点检测法、静止坐标系法和普通同步坐标变换方法的不足。
    首先介绍了并网控制器的总体设计，然后对并网控制器的数据采样模块、锁相控制模块和并网算法模块进行详细分析。最后研制出基于FPCA实现的并网控制器，实验证明所设计的并网控制器能较好地实现微电网的并网控制。

2 系统总体设计
    所设计的并网控制器由同步数据采样模块、数字锁相模块和并网算法模块构成。12位六通道低功耗高速同步采样芯片ADS7864负责数据的同步采集，FPGA负责整个系统的驱动控制，主要包括数据采样模块的驱动、数字锁相算法的实现及并网控制算法的实现。系统工作原理：同步采样模块实时采集电网侧和微电网侧母线电压；FPGA根据采样信号结合所提出的锁相算法对电网侧和微电网侧的电压进行锁相控制；并网算法模块根据并网条件进行判断，当满足并网条件时发出并网命令完成微电网并网。

3 关键技术研究
3．1 同步采样模块设计
    数据采集原理：采用ADS7864芯片实现电网侧和微电网侧电压采集，芯片基准电压为2．5 V，输入电压范围为0～5 V。A／D转换结果y与输入模拟信号量x之间的关系式为：y／4 096=(2．5-x)／5。
    采样电路的设计：分压电路拓扑结构如图1所示，图中，利用串联电阻分压，然后通过求差电路将差分线电压转换成单端电压值，并引入箝位二极管防止电压过大损坏芯片。其中R=390 kΩ，R0=110 kΩ，R1=R2=30 kΩ，R3=R4=9．1 kΩ。

    ADS7864芯片的输入电平范围为0～5 V，而采样信号为正弦交流信号，采用减法器电路实现电平的抬升。抬升电平参考电压uref由ADS7864芯片提供，电平抬升电路如图2a所示，其中R5=R6=R7=R8=22 kΩ。
    采用二阶有源低通滤波电路对采样信号进行滤波处理，滤波电路结构如图2b所示。其中R9=R10=R11=10 kΩ，R12=0，C1=C2=5．6 nF，该滤波器对信号的放大倍数A=1+R12／R11=1，截止频率fc=1／。

    采样电路输入输出关系为：
   
    式中：Data为A／D转换数值。
3．2 锁相模块设计
3．2．1 改进算法锁相原理分析
    基于同步旋转坐标的锁相算法实现过程如下，ua，ub，uc为三相对称电压，Um为相电压峰值，uα，uβ，ud，uq分别为两相静止、同步旋转坐标系下电压，θ，θ*分别为电网电压、锁相环输出的相角。
   
    综上可知，通过ud／uq即可消除Um带来的影响。改进后的同步坐标变换下三相电压锁相模型如图3所示。

3．2．2 锁相环滤波器的设计
    滤波器的设计目标是使系统在扰动信号频率附近快速地衰减，而不对其他频率造成衰减，从而使系统具有较高的抗干扰性和良好的动态性能。这里选用陷波器，陷波器可理解为低通滤波器和高通滤波器的级联，其典型传递函数如下：
   
    令ω0=628 rad·s-1，使系统具有良好的动态性能，假设系统频率特性曲线在两倍工频附近(ω=622～634 rad·s-1)的斜率k≤-40dB／   dec，使系统在扰动信号附近快速衰减，即|G(jω)|≤0．01。可得m≥0．96，取m=0．96，综上可得滤波器传递函数为：
   
3．2．3 锁相环PI参数的设计
    系统的开环传递函数为：
   
    假定系统的总调节时间大于10倍陷波器的调节时间，则陷波器的传递函数可近似为1，系统开环传递函数进一步简化为：
   
    对照典型二阶系统可得：。令ξ=0．8，陷波器时间常数ts1≈10／(mω0)，根据假定PI调节器时间常数为陷波器的10倍，即ts=5／(ξωn)=10ts1，kp=mω0／10≈60．3，τ=40ξ2／(mω0)≈0．04。
3．3 并网控制算法模块
    根据并网条件，基于FPGA实现的并网算法流程如图4所示。并网过程如下：通过锁相控制模块检测微电网侧和电网侧的相位，然后对微电网侧和电网侧的相序、相差、压差及频率差进行判断。当满足并网条件：相序相同，相差、压差及频率差在一定的范围时，控制器FPGA发出并网命令。

4 实验结果分析
    设计的并网控制器主控模块采用FPGA芯片，采样驱动程序、锁相控制程序及并网控制程序均在QuartusⅡ9．0环境中采用Verilog HDL语言开发，最后研制出的并网控制器应用于微电网实验平台，利用QuartusⅡ9．0自带软件工具及示波器测试分析并网控制器的工作效果。
    实际电压有效值约为404 V、频率50 Hz，经采样电路调理后的理论电压由式(1)，(2)求取。采样电路输出波形如图5所示，由示波器可读取采样电压的频率为50 Hz，调理电压变化范围为1．42～3．62 V，通过与理论值1．43～3．58 V的对比分析表明，该采样电路失真率低、采样准确度高。

    并网控制器内部ADS7864电压采样效果通过QuartusⅡ9．0得到波形如图6a所示，逻辑分析仪的采样频率为8 kHz，可得电网电压频率fs= 50 Hz；uab峰值的A／D采样值Data=879，由式(2)可得其电压有效值，与实际电压值比较可知该采样模块的采样精度很高。并网控制器的采样电压为线电压，基于FPGA实现改进锁相算法的控制效果利用QuartusⅡ9．0得到锁相波形如图6b所示，图中ωt为uab的相角弧度值，ωt =Data／163。由图可见，锁相环输出值范围为-π～π，其过零点与uab过零点高度重合，锁相精度很高。

    并网前，微电网侧输入大电网的电流为零，并网过程中的电流波形如图7a所示。并网过程中的冲击电流峰值约为0．36 A，稳定工作后电流峰值约为0．296 A。冲击电流约为稳定工作时电流的1．2倍，冲击很小从而实现了微电网的平滑并网。当接收到脱网命令时，控制器立即切断并网开关，微电网转为孤岛模式运行，其脱离大电网时的波形如图7b所示，可见，并网控制器能快速可靠处理断网命令，不会出现脱网后自动并网等误动作。

5 结论
    针对微电网与大电网能量交互的问题，设计了一种基于FPGA实现的并网控制器。详细介绍了并网控制器采样模块和锁相控制模块的设计过程，并根据并网条件开发出基于FPGA实现的并网控制器。最后将该并网控制器应用于微电网实验平台，实验结果表明，所设计的并网控制器能实现数据的精确采样及快速准确的锁相控制，并网冲击小，从而能实现微电网的平滑并网。