S3C2416裸机开发系列四_外部内存初始化以及代码搬移
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对于处理器来说，都不可能内置过大的内存，只保留一小块SRAM作为芯片启动用。例如S3C2416内部SRAM只有64k，其中8k是作为SteppingStone，用来做一些基本的初始化，并进一步引导用户的代码启动。用户的代码往往是在外部的内存空间执行，因为通过处理器的存储器接口，可以外扩较大的内存空间。对于较大型的设计，用户代码以及变量往往都是在外部内存空间执行或存放。因此笔者就S3C2416初始化外部DDR2以及代码从sd卡搬移到外部内存并执行作简单的介绍。
1. 内存控制器初始化S3C2416支持多种存储器接口，如SRAM、DDR、DDR2等，一般设计都是采用DDR2存储器接口来外扩内存的。在使用外部内存之前，是必须先初始化存储器接口的，以确定访问时序等参数。
1.1. DDR2初始化流程对于DDR2的初始化，S3C2416数据手册都是给出了详细的流程的：
1.1.1. Setting the BANKCFG &BANKCON1, 2, 3.
1.1.2. Wait 200us to allow DRAMpower and clock stabilize.
1.1.3. Wait minimum of 400 nsthen issue a PALL(pre-charge all) command. Program the INIT[1:0] to ‘01b’. Thisautomatically issues a PALL(pre-charge all) command to the DRAM.
1.1.4. Issue an EMRS command toEMR(2), provide LOW to BA0, High to BA1. Program the INIT[1:0] of ControlRegister1 to ‘11b’ & BANKCON3[31]=’1b’.
1.1.5. Issue an EMRS command toEMR(3), provide High to BA0 and BA1. Program the INIT[1:0] of Control Register1to ‘11b’ & BANKCON3[31:30]=’11b’.
1.1.6. Issue an EMRS to enableDLL and RDQS, nDQS, ODT disable.
1.1.7. Issue a Mode Register Setcommand for DLL reset.(To issue DLL Reset command, provide HIGH to A8 and LOWto BA0-BA1, and A13-A15.) Program theINIT[1:0] to ‘10b’. & BANKCON3[8]=’1b’.
1.1.8. Issue a PALL(pre-chargeall) command. Program the INIT[1:0] to ‘01b’. This automatically issues aPALL(pre-charge all) command to the DRAM.
1.1.9. Issue 2 or moreauto-refresh commands.
1.1.10. Issue a MRS command withLOW to A8 to initialize device operation. Program the INIT[1:0] to ‘10b’. &BANKCON3[8]=’0b’.
1.1.11. Wait 200 clock afterstep 7, execute OCD Calibration.
1.1.12. The external DRAM is nowready for normal operation.
1.2. DDR2初始化代码实现对于不同的DDR2，主要是配置第一步BANKCFG &BANKCON1, 2，其它初始化流程可以通用。BANKCFG主要是用来配置外扩DDR2的行地址线，列地址线以及接口位宽等。BANKCON1用来配置DDR2控制器一些控制属性，如自动预充，功耗控制，写缓存等。BANKCON2用来配置DDR2的时序参数，如果时序参数设置得过快，将无法初始化相应的DDR2，参数设置得过慢，将造成DDR2读写性能低。因此，需要对照相应的DDR2芯片数据手册时序参数来作设置，通常要比手册参数预留一定的裕度(如多1~2个clock)。笔者所用的DDR2型号为K4T51163QJ-BCE79(DDR2@400M 5-5-5)，64MB，行地址线13，列地址线为10，16位总线。K4T51163QJ-BCE79给出的Active命令到发出Read/Write命令时间间隔tRCD=5tCK=12.5ns，Precharge命令到发送Active命令时间间隔tRP=5tCK=12.5ns，Read/Write命令发出后经过5tCK=12.5ns数据才有效(CAS锁存时间)，Active命令到Precharge命令时间间隔tRAS=45ns，平均刷新周期间隔为tREFI=780us，指令刷新时间tRFC=105ns。S3C2416时序参数配置寄存器BANKCON2都是以HCLK为基准来计时序的clock的。例如在HCLK=133M情况下，设置BANKCON2中[1:0]为1(2个HCLK)即可满足DDR2芯片tRP=12.5ns的时序要求，为了保险，设置3个HCLK为宜。笔者在LowlevelInit.s汇编文件中实现DDR2初始化函数，不同的DDR2只需根据相应芯片参数修改BANKCFG & BANKCON1, 2，即可使用。
; DRAMcontroller base address
DRAM_BASE EQU 0x48000000
BANKCFG_OFS EQU 0x00
BANKCON1_OFS EQU 0x04
BANKCON2_OFS EQU 0x08
BANKCON3_OFS EQU 0x0C
REFRESH_OFS EQU 0x10
TIMEOUT_OFS EQU 0x14
PRESERVE8
AREALOWLEVELINIT, CODE, READONLY
ARM
EXPORTERAM_Init
;K4T51163QJ-BCE79(DDR2@400M 5-5-5),64MB,Raw Addr A0~A12,Column Addr A0~A9
; 设置DDR0 13位行地址，10位列地址，DDR2接口，16位总线
; DDR命令根据nRAS,nCAS,nWE,nCS控制总线分辨
; Active命令,打开行及bank地址
; Read命令,在Active后,打开列地址读
; Write命令,在Active后,打开列地址写
; Precharge命令,关闭bank,根据A[10]确定关闭指定或所有bank(只能同时访问一个bank)
; AUTOREFRESH or SELF REFRESH命令,刷新命令
; LOAD MODEREGISTER命令,写模式寄存器
ERAM_Init
LDR R0,=DRAM_BASE
LDR R1,=(2<<17)+(2<<11)+(0<<6)+(1<<1)+(1<<0)
STR R1,[R0, #BANKCFG_OFS]
; DQS delay3,Write buffer,Auto pre-charge,bank address 在高位
LDR R1,=(3<<28)+(1<<26)+(1<<8)+(0<<7)+
(1<<6)+(0<<5)+(1<<4)
STR R1,[R0, #BANKCON1_OFS]
; s3c2416ddr2寄存器的clk设置值是相对HCLK的
; RAS [23:20]Row active time 45ns HCLK=133M DDR2=266M 6clock
; Active命令到Precharge命令的最小时间45ns
; ARFC[19:16] Row cycle time tRFC=105ns 14clock
; 指令刷新时间105ns
; CAS Latency[5:4] CAS latency control 12.5ns 2clock
; Read/Write命令发出后经过5tCK=12.5ns数据才有效
; tRCD [3:2]RAS to CAS delay 12.5ns 2clock
; Active命令需经5tCK=12.5ns后才发出Read/Write命令
; tRP [1:0]Row pre-charge time 12.5ns 2clock
; Precharge命令到发送Active命令5tCK=12.5ns
; 故两个Active命令所需的最小时间tRC=tRAS+tRP=57.5ns
LDR R1,=(6<<20)+(13<<16)+(3<<4)+(2<<2)+(2<<0)
STR R1,[R0, #BANKCON2_OFS]
; issue aPALL(pre-charge all) command,即Precharge命令
LDR R1,[R0, #BANKCON1_OFS]
BIC R1,R1, #0x03
ORR R1,R1, #0x01
STR R1,[R0, #BANKCON1_OFS]
; issue anEMRS(extern mode register) command to EMR(2)
LDR R1,=(0x2<<30)+(0<<23)+(0<<19)+(0<<16)
STR R1,[R0, #BANKCON3_OFS]
LDR R1,[R0, #BANKCON1_OFS]
ORR R1,R1, #0x03
STR R1,[R0, #BANKCON1_OFS]
; issue anEMRS(extern mode register) command to EMR(3)
LDR R1,=(0x3<<30)
STR R1,[R0, #BANKCON3_OFS]
LDR R1,[R0, #BANKCON1_OFS]
ORR R1,R1, #0x03
STR R1,[R0, #BANKCON1_OFS]
; issue anEMRS to enable DLL and RDQS, nDQS, ODT disable
LDR R1,=0xFFFF0000
LDR R2,[R0, #BANKCON3_OFS]
BIC R2,R2, R1
LDR R1,=(0x1<<30)+(0<<28)+(0<<27)+(1<<26)+
(7<<23)+(0<<19)+(0<<22)+(0<<18)+
(0x0<<17)+(0<<16)
ORR R1,R1, R2
STR R1,[R0, #BANKCON3_OFS]
LDR R1,[R0, #BANKCON1_OFS]
ORR R1,R1, #0x03
STR R1,[R0, #BANKCON1_OFS]
; issu
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