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[导读]以下内容中,小编将对ADI的LTC6953时钟分配 IC的相关内容进行着重介绍和阐述。

以下内容中,小编将对ADI的LTC6953时钟分配 IC的相关内容进行着重介绍和阐述,希望本文能帮您增进对时钟分配IC的了解,和小编一起来看看吧。

一、LTC6953时钟分配 IC概述

首先,我们来看看LTC6953时钟分配 IC的基本信息。

LTC6953 是一款高性能、超低抖动的 JESD204B/JESD204C 时钟分配 IC。LTC6953 的 11 个输出可配置为最多 5 个 JESD204B/JESD204C subclass 1 器件时钟 / SYSREF 对以及一个通用输出,或者就是 11 个面向非 JESD204B/JESD204C 应用的通用时钟输出。每个输出都有自己的可个别编程分频器和输出驱动器。所有输出也可以采用个别的粗略半周期数字延迟和精细模拟时间延迟实现同步,并设定为精确的相位对齐。

对于需要 11 个以上总输出的应用,可以使用 EZSync 或 ParallelSync 同步协议将多个 LTC6953 与 LTC6952 和 LTC6955 连接在一起。

时钟分配器的目的是获取频率为fIN的输入时钟信号,并以相同的频率或从输入频率中除掉的某个其他频率值产生多个新的时钟信号。 通过同步过程,可以相对于其他时钟分别调整每个输出时钟的相位。

二、LTC6953时钟分配 IC部分引脚说明

LTC6953时钟分配 IC的引脚有很多,在这里仅对部分引脚予以介绍,其它引脚说明还请大家自行参考ADI官方文档。

Pin 1:串行端口芯片选择。 当驱动为低电平时,此CMOS输入启动串行端口通信突发,驱动回高电平时,结束该突发。

Pin 2:用于同步/ SYSREF请求功能和串行端口的3.15V至3.45V正电源引脚。 该引脚应使用一个0.01pF陶瓷电容直接旁路到接地层,并尽可能靠近该引脚。

Pins 34,33:输出信号。 输出分频器经过缓冲,并以差分方式显示在这些引脚上。输出每侧具有50Ω(典型值)的输出电阻(差分100Ω)。 传输线的远端通常在输出两端连接100Ω终端。

Pin 39:输入电路的3.15V至3.45V正电源引脚。该引脚应使用一个0.01pF陶瓷电容直接旁路到接地层,并尽可能靠近该引脚。

Pin 40:芯片关闭引脚。 当连接到GND时,此CMOS输入将禁用芯片中的所有模块。 该功能与串行接口中的PDALL相同。

Pins 47,48:同步或SYSREF请求输入。 SRQMD位将此差分或单端输入定义为EZSync请求或SYSREF请求。 它可以用作差分输入,或者EZS_SRQ–可以连接到由单端CMOS信号驱动的GND和EZS_SRQ +。

Pin 51:串行端口数据输出。 CMOS三态输出在读取通信突发期间显示来自串行端口的数据。可以选择在接地端连接一个大于200kΩ的电阻,以防止输出悬空。

三、数字和模拟输出延迟

同步功能允许每个输出分频器的开始时间被延迟到数字延迟位(DDELx)中,该值以½个输入周期表示。模拟延迟模块(ADELx)可用于调整由非理想PCB布线引起的信号时序差异。 这对于优化JREF204B / C应用中SYSREF与器件时钟的建立和保持时间非常有效。与数字延迟不同,增加模拟延迟会对抖动性能产生不利影响。尽可能将模拟延迟添加到SYSREF路径,以最大程度地减少对设备时钟的影响。例如,如果SYSREF / Clock对中的SYSREF信号到达目标设备的时间太晚,则最好在设备时钟上添加一个数字延迟代码,然后在SYSREF上添加模拟延迟,以便将其带入目标设备。 更接近设备时钟。

四、输入缓冲区

LTC6953时钟分配 IC的输入缓冲器的频率范围是DC至4.5GHz。 该缓冲器具有250Ω的片上差分输入端接部分,如果需要的话,可以为外部匹配网络提供一定的灵活性。

五、EZS_SRQ INPUT

LTC6953时钟分配 IC的EZS_SRQ输入缓冲区控制同步请求和SYSREF请求。 所有连接都必须是直流耦合的,可以是差分CML或LVPECL,带电平转换网络的差分LVDS或到EZS_SRQ +输入引脚的单端1.8V至3.3V CMOS(EZS_SRQ–必须接地,用于CMOS驱动器)。

以上便是小编此次带来的有关LTC6953时钟分配 IC的全部内容,十分感谢大家的耐心阅读,想要了解更多相关内容,或者更多精彩内容,请一定关注我们网站哦。

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