四开关降压-升压稳压器布局技巧：布线栅极驱动和返回路径

印刷电路板 (PCB) 布局设计在实现四开关降压-升压稳压器的高性能方面发挥着关键作用。我们讨论了放置稳压器电源组件的策略、交流电流环路设计和电流检测走线布线。在文章中，我将重点介绍栅极驱动器和返回路径的最佳布线。

四个金属氧化物半导体场效应晶体管 (MOSFET) 中的每一个的栅极驱动信号都沿着闭环运行。图 1以LM34936 或LM5176 四开关降压-升压控制器为例。

图1：门驱动和返回路径路线

在实际电路中，PCB 走线通常具有寄生电阻、电感和电容。栅极驱动器的 PCB 走线电容通常可以忽略不计，因此我将在此处忽略它。图 2 显示了等效的栅极驱动电路。R Trace1是 PCB 驱动走线电阻，R Trace2是驱动返回走线电阻，L Trace1是驱动走线杂散电感，L Trace2是返回路径电感，Ciss 是 MOSFET 栅极输入电容。走线电阻和电感会导致栅极信号延迟；因此，最好使驱动器和返回走线尽可能短。

图2：栅极驱动等效电路

鉴于电路板面积限制，不可能将驱动器放置在非常靠近 MOSFET 的位置。即使MOSFET是不是很紧密，有可能使[R TRACE1和R TRACE2在大多数设计<1Ω。大号TRACE1和L TRACE2如果跟踪路由是穷人成为显著，但是。几纳亨的电感可能会与 MOSFET 栅极电容发生剧烈共振，并产生栅极电压振铃，如图3所示。如果振铃幅度超过 MOSFET 栅极阈值电压 Vth，则会导致不必要的额外开关动作，并导致 MOSFET 内部出现严重的开关损耗。

图3：门振铃和不需要的额外开关动作

那么如何才能最小化栅极驱动电感呢？根据物理学，栅极驱动电感与驱动电流环路所包围的空间面积成正比，即实际驱动和返回走线定义的面积。最小化驱动电流环路的空间面积应该是我们在路由 MOSFET 驱动和返回路径时的主要关注点。

假设驱动器位于 A 点，MOSFET 位于 PCB 上的 B 点；驱动器走线必须从 A 点路由到 B 点，然后返回到 A 点。还假设从 A 到 B 的直线走线是不可能的，因为其他组件在路上。图 4 显示了两种不同的路由模式。显然，选项 2 包含最小的空间区域，因此产生的电感最小，即使总走线长度与选项 1 相同。此示例清楚地表明最佳布线是将驱动器和返回走线靠近放置并排显示驱动器和 MOSFET 之间的整个距离。

图4：PCB 上 A 点和 B 点之间电流回路走线的布线模式

同样，考虑到电路板面积的限制，有时没有空间将一对驱动和返回走线并排放置在同一层上。一种解决方案是在相邻层上驱动走线的阴影中布线返回走线，如图 5 所示，其中驱动走线从第 1 层上的 A 点（驱动）到 B 点（MOSFET），并取通过孔连接到第 2 层，然后返回驱动器走线阴影中的 A 点。这样，驱动走线和返回走线在垂直方向上基本并排紧密，最大限度地减少了信号环路所包围的空间面积。

图5：在相邻层上驱动走线的阴影中布置返回走线以最小化环路电感

在为两条高侧 MOSFET 驱动走线（即 HDRV1/SW1 和 HDRV2/SW2 走线）布线时，我们应该应用这些方案，无论是并排运行还是遮蔽。对于两个低侧 MOSFET，两个驱动返回路径返回 PGND 引脚。如果 PCB 有多个包含接地层的层，那么我们只需要布线 LDRV1 和 LDRV2 走线并让返回路径占用接地层。由于电流自然流经阻抗最小的路径，因此返回路径实际上将位于 LDRV1 或 LDRV2 走线的阴影中，如图 5 所示。

如果接地层不可用，那么我们可以在同一层上并排布线驱动和返回走线。应该有两对专用走线：一对 LDRV1/PGND 走线和一对 LDRV2/PGND 走线用于两个低侧 MOSFET。

结论

为了优化四开关降压-升压性能，应尽可能缩短栅极驱动走线。如果 PCB 空间不允许我们将 MOSFET 放置在离驱动器非常近的位置，则路由栅极驱动信号，使驱动和返回走线对紧密并排放置 - 位于同一 PCB 层或相邻的 PCB 层上层 - 最小化驱动信号环路所包围的空间区域。这样做可以最大限度地减少寄生电感，防止栅极驱动振铃，最大限度地减少开关损耗并实现四开关降压-升压转换器的高性能。