西门子与台积电深化合作，不断攀登设计工具认证高峰

近日在台积电 2021 开放创新平台®(OIP)生态系统论坛上，西门子数字化工业软件公布了一系列与台积电携手交付的新产品认证，双方已在云上 IC 设计以及台积电 3D 硅堆叠和先进封装技术系列——3DFabric™ 方面达到了关键里程碑。

近期获得台积电 N3 和 N4 工艺认证的西门子 EDA 产品包括 Calibre®nmPlatform ——用于 IC sign-off 的领先物理验证解决方案;以及 Analog FastSPICE™ 平台——专为纳米级模拟、射频(RF)、混合信号、存储器和定制数字电路提供快速电路验证。同时，西门子还与台积电密切合作，针对西门子 Aprisa™ 布局布线解决方案进行先进工艺认证，以帮助共同客户在晶圆厂最先进的工艺上顺利、快速地实现芯片成功。

西门子数字化工业软件 IC-EDA 执行副总裁 Joe Sawicki 表示：“台积电持续创新芯片工艺，在其帮助下，我们的共同客户能够迎合市场需求，不断推出世界领先的 IC 产品。西门子很荣幸能与台积电长期合作，持续提供推动改变的技术，助力客户将这些 IC 创新产品更快地推向市场。”

西门子对台积电的最新工艺支持承诺更延伸至台积电的 3DFabric 技术。目前，西门子已成功满足台积电尖端 3DFabric 设计流程的设计要求。在鉴定过程中，西门子改进了其 Xpedition™ Package Designer(xPD)工具，支持使用自动避免和校正功能进行扇出型晶圆级封装(InFO)设计规则处理。此外，Calibre 3DSTACK、DRC 和 LVS 也获得了台积电最新的 3DFabric 技术(包括 InFO、CoWoS® 和 TSMC-SoIC™)的支持与认证。对于客户来说，这些通过 3DFabric 认证的西门子 EDA 工具将助其缩短设计和签核(signoff)周期，并减少与人工干预相关的错误。

此外，西门子还与台积电合作，为台积电的 3D 硅堆叠架构开发可测试性设计(DFT)流程。西门子的 Tessent™ 软件提供了基于层次化 DFT、SSN(Streaming Scan Network)、增强型 TAP(测试接入端口)和 IEEE 1687 IJTAG(内部联合测试行动小组)网络技术的领先 DFT 解决方案，所有这些技术都符合 IEEE 1838 标准。Tessent 解决方案具备可扩展、灵活性和易用性等特点，旨在帮助客户优化与 IC 测试技术相关的资源。

台积电设计基础架构管理事业部副总裁 Suk Lee 表示：“西门子持续提供完善的解决方案支持台积电最先进的技术，对台积电 OIP 生态系统的价值也在不断提升。我们期待与西门子继续深化合作，结合西门子领先的电子设计自动化(EDA)技术与台积电的最新工艺和 3DFabric 技术，帮助双方共同客户加快芯片创新。”

近期，西门子与台积电还携手帮助一家全球领先的 IC 设计公司利用 Calibre 工具在领先的云计算环境中大幅提升性能和扩展性。Calibre 针对云端环境将最新设置、规则集(deck)和引擎等多项技术进行了优化，以帮助共同客户缩短流片时间并加快上市速度。欲了解更多信息，请观看西门子在台积电 2021 OIP 生态系统论坛中的技术演示。