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摘 要: 采用0.13 μm工艺,设计了一种10 bit精度、无杂散动态范围(SFDR)为54 dBc、最大工作频率达到1.2 GHz的直接数字频率合成器DDFS。采用多通道数据流结构,提高了工作频率;利用QLA技术对ROM查询表进行了优化,压缩了ROM查询表的大小,提高了频谱纯度。
关键词: 多通道数据流直接数字频率合成器;ROM查询表;QLA

直接数字频率合成器DDFS(Direct Digital Frequency Synthesis,简称DDS)是随着数字信号处理和微电子技术的发展,在20世纪70年代诞生的一种频率合成技术,具有低成本、低功耗、高分辨率和转换快速等优点,被广泛应用于现代雷达、通信仪器仪表、导航设备、制导武器以及电子对抗系统中。DDS输出信号的3个参量(频率、相位和幅度)都是由数字控制字决定的,即通过改变相位累加器输入端的相位字来实现相位控制,从而合成各种调幅、调频和调相波形,以满足模拟技术无法实现的需求。

ROM查询表用来实现相幅转换,是DDS最关键的部分,查询表的规模和字长决定了DDS输出波形的质量。高质量的输出波形需要高精度、大规模的查询表,使电路实现变得复杂。为此人们提出了一些改进查询表的方法,可以分为三类:ROM查询表压缩算法[1]、角度旋转算法[2]和多项式逼近法[3]。
本文提出了一种优化ROM查询表的多通道数据流直接数字频率合成器,多通道数据流模块用来选择粗振幅或者好的振幅作为DDS的输出。
1 DDS结构
图2是基于ROM查询表的MUX-DDS结构,其目的是利用ROM查询表降低高频电路的复杂度并获得1.2 GHz的频率。本设计的目标是获得良好的谐波性能,并提高频率,为了有良好的同步性,采用ROM查询表的方法优化工作频率。

ROM查询表的大小与DDS的频谱纯度成正比,而增大ROM,又会使系统功耗增大,是影响芯片的重要因素,系统级的分析需要达到10 bit精度以及良好的INL和DNL。芯片的面积和功耗也是设计时需要考虑的因素。
当时钟频率很高时,为了使DDS达到合适的频率,通常采用全相位累加器。但是由于添加操作所导致的延迟,全相位累加器无法完成在一个单独的时钟周期内进行添加操作。每一个新的频率输入字进入流水线结构电路,电路由D触发器(D-flip-flops)和延迟部分组成。这种结构可以使累加器速度增加M倍(M为累加器的流水级数)。本设计采用四阶流水累加器,每阶8 bit,如图3所示。与实施分段的非线性DAC方法[4]相比,可以显著提高工作频率。

2 ROM查询表方案
按4:1集成的多通道数据流构成的 MUX-DDS 能够为用户提供4倍输入的性能,优于按式(2)计算出的有效采样频率:

其中fc是系统时钟频率。由于作为输入的多通道数据不可编程,所有4 个端口要用于数模转换器(DAC)的正常工作。为确保数字系统的有效性,在其中设置了一组集成ROM。由于正弦函数的对称性,ROM中只需存储1/4周期,即第一象限的正弦幅度信息,通过符号的设置就可以恢复整个周期的数据。由于ROM的规模与相位分辨率之间为指数关系,随着输出分辨率的增加,系统的尺寸随之剧增。因此,输入到相位幅度转换器的相位值,一般只截取高M位,使相位幅度转换器的复杂度也相应降低。但是这样的截断带来了另一个问题,就是合成的波形中出现周期性的幅度误差,导致DDS的输出频谱中产生杂散噪声,在设计中需要考虑这种噪声对芯片性能的影响。


3 芯片实现与测试结果
本设计使用1-poly、8-metal的0.13 μm工艺,芯片面积为0.35 mm×0.61 mm(核心部分)。芯片由数字电路、带隙基准源和DAC模块三部分组成。DAC模块核心部分与数字电路分开布局,以避免电流源与数字信号产生耦合。本芯片的系统时钟由时钟驱动程序放大,利用先进的EDA软件设计,使时钟精度高,芯片中金属线导致的延迟低于50 ps。
当采用1.2 V单电源供电、负载电阻为100 Ω时,MUX-DDS可获得最大单端模拟输出电压为0.5 V,芯片功耗为38 mW。电源电压范围在0.9 V~1.5 V,工作频率达到1.2 GHz。图4、图5分别为输入时钟频率为1.2 GHz、输出频率分别为199.5 MHz、19.95 MHz时的频谱。可以看到无杂散动态范围(SFDR)最高为52 dBc。

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