瑞萨电子推出全新的先进低功耗SRAM产品

进一步扩大先进低功耗 SRAM 产品阵营采用 110 纳米工艺技术实现高软错误免疫能力

2013年9月24日，日本东京讯—全球领先的半导体及解决方案供应商瑞萨电子株式会社(TSE：6723)，今日推出了 12 款新产品版本的旗舰 SRAM(静态随机存取存储器)产品， 这些产品属于RMLV0416E、RMLV0414E 及 RMLV0408E 系列先进低功耗 SRAM(先进LP SRAM)。新推出的存储器设备拥有高达 4 兆位(Mb)的密度，并采用极为精密的110 纳米(nm)线宽制造工艺。

即将上市的 SRAM 是高级 LPSRAM 的新系列，可提供和瑞萨电子现有150nm工艺的SRAM 产品完全相同的可靠性，包括消除软错误(注释 1)和闩锁效应(注释 2)。新产品的待机电流在 25℃ 时可保证不超过 2 微安(µA)，这一低功耗工作特性使其适用于有备用电池供电设备的数据存储。

瑞萨电子的低功耗 SRAM 已被广泛应用于多个领域，其中包括工业、办公、通信、汽车及消费品等等。公司在 2012 年占据同类产品市场份额第一位(注释 3)。近期，随着用户系统性能和功能的逐步提高，SRAM 已成为了提高整体系统可靠性的关键因素之一。特别是用于存储系统程序和计费数据等重要信息的 SRAM，其必须能够保证极高水平的可靠性，因此，如何减少因阿尔法辐射和宇宙中子辐射造成的软错误成为了此类产品的首要关注点。

瑞萨电子的先进 LP SRAM 采用了独特的结构，其存储单元内的每个存储节点(注释 4)均拥有附加的物理电容(注释 5)，因此具有极高的抗软错误能力。通常情况下，出现软错误后的处理方式是在 SRAM 或用户系统中加入内部纠错(ECC)电路。但此方法具有一定的局限性， ECC可能无法应对多个位元的错误。相比之下，先进的 LP SRAM 采用结构化措施从根本上预防软错误出现。根据对目前量产的 150纳米先进LP SRAM 中系统软错误的评估结果，在实际环境下，此类产品堪称不存在软错误。

此外，SRAM 单元负载晶体管(P 沟道)为多晶硅 TFT(注释 6)，堆叠于硅衬底的 N 沟道 MOS 晶体管之上。因此，在硅衬底下方仅形成 N 沟道晶体管。这样可确保存储区内不形成寄生晶闸管，并从理论上杜绝闩锁效应。

这些特性使得先进 LP SRAM 相比使用传统存储单元结构的全 CMOS 型(注释 7)产品可实现更高水平的可靠性。针对工厂自动化设备、测量设备、智能电网设备和运输系统等需要严格保证高水平可靠性的应用环境，先进LP SRAM 可实现更优秀的性能和可靠性。

此外，先进LP SRAM结合了SRAM多晶硅TFT堆叠技术和堆叠电容技术，可有效减少存储单元体积。例如，110纳米的先进LP SRAM的单元体积相当于使用65纳米工艺制造的全CMOS SRAM。

瑞萨电子还计划进一步扩充 110纳米SRAM的产品阵营，加入8 Mb和64 Mb的110纳米产品。

有关新 SRAM 设备的主要规格，请参阅单独的说明页。

(注释 1)软错误：

指在硅衬底被外部阿尔法辐射或中子辐射击中时生成电荷，造成存储数据丢失的现象。相比可重现的半导体元件物理故障等硬错误，软错误具有不可重现性，仅需让系统重写数据即可修复。一般来说，制造工艺越精密，软错误的出现率会越高。

(注释 2)闩锁效应：

指 CMOS 晶体管的电位阱、硅衬底、P型扩散层和N型扩散层所形成的NPN或PNP结构(寄生双极性晶体管)因电源或输入针脚过电压而进入开启状态，从而造成大电流在电源和地面之间流动的现象。

(注释 3)资料来源： 瑞萨电子。

(注释 4)存储节点：

每个存储单元内以“高”或“低”电势形式存储信息位的触发器电路节点。

(注释 5)堆叠电容：

具有两个由多晶硅或金属构成的电极的电容器。此类电容器构成于硅衬底上 MOS 晶体管的上层，可有效减少存储单元的面积。

(注释 6)薄膜晶体管(TFT)：

使用薄膜多晶硅构成的晶体管。此元件可用作 SRAM 负载晶体管，构成于硅衬底上 MOS 晶体管的最上层，可有效减少存储单元的面积。

(注释 7)全 CMOS 型：

由同一硅衬底表面上共计六个P通道MOS晶体管和N通道MOS晶体管所构成的SRAM存储单元结构。其表面积较大，存在闩锁风险。

定价和供货

瑞萨电子新款 SRAM 的样品将于 2013 年 11 月发布，样品定价为 7 美元。大规模生产预计将于2013年12月启动。(定价和产品提供情况可能发生变化，恕不另行通知。)

(备注)所有注册商标或商标均为各自所有人的财产。