TI 65纳米芯片工艺通过验证 进入量产

德州仪器 (TI) 宣布其先进的 65 纳米工艺技术已经达标，即将投入量产，而此时距相关无线器件样片的首次推出不过 8 个月的时间。TI 65 纳米工艺技术可在更紧凑的空间内为各种高级应用提供更高的处理性能，同时不会导致功耗增加。TI率先在业界实现 65 纳米工艺技术的量产，面向包括无线通信领域等在内的各种目标市场大量推出产品。

TI 首先于 2004 年透露了其先进 65 纳米 CMOS 工艺技术的细节，并于 2005 年 3 月宣布推出无线数字基带处理器的样片。与 TI 90 纳米工艺相比，该工艺技术使晶体管的密度增加了一倍，功能相当的设计占用面积缩小了一半，而晶体管性能却实现了高达 40% 的显著提升。此外，TI 技术大幅降低了空闲状态下晶体管的漏电流功耗，同时还集成了可使片上系统 (SoC) 配置同时支持模拟及数字功能的上亿个晶体管。

目前，高级多媒体与高端数字消费类电子的处理要求不断提高，促使低功耗半导体技术开发进一步成为焦点。为了解决相关挑战，TI 在其 65 纳米平台上采用了 SmartReflex™ 电源及性能管理技术，将智能化的自适应硅芯片、电路设计以及有关软件结合在一起，以便以更小的工艺节点解决电源与性能管理方面的难题。

SmartReflex 技术可在不牺牲整体系统性能的情况下通过密切监视电路速度、进行动态稳压来准确地满足性能要求。因此，就所有工作频率而言，我们都能恰到好处地采用最低的功率，这就延长了电池的使用寿命，并降低了设备产生的热量。

其他的 65 纳米技术还可降低空闲晶体管的功耗，如移动电话待机时的功耗等。这些技术创新包括：SRAM 存储区的反向偏压 (back-biasing)，可使电压降至极低的保留触发电路，该电路无需重写逻辑或存储器内容。这些 SmartReflex 创新技术能够将功耗降低 1,000 倍。

TI 不断推出多种工艺技术选项，优化后可平衡各种最终产品与应用的独特需要，包括实现极低的功耗以延长各种便携式设备（如 3G 无线手持设备、数码相机及音频播放器等多媒体功能不断加强的设备）的电池使用寿命。中端产品支持基于 DSP 的产品以及 TI 用于通信基础设施产品的高性能 ASIC 库。TI 65 纳米工艺的最高性能版支持服务器级微处理器。

65 纳米工艺包括多达11 层与低k 电介质集成的铜互连层，该电介质为有机硅酸盐玻璃 (OSG)，其 k（介电常数）值为 2.8-2.9。其他改进包括：晶体管通道在芯片处理过程中具有致应变 (induced strain)，可提高电子及空穴迁移率；可降低栅极及源极／漏极电阻的镍硅化物，以及超浅源极／漏极接面结合技术。