英特尔将夺回台积电的半导体龙头宝座？

英特尔在高端技术上的策略错误，意外让后起之秀台积电坐上主导全球芯片制造的龙头宝座，这种因为巨人对手的错误而得利，甚至攀上全球颠峰的案例算少见。不过，从 2019 年起英特尔“硬起来”了，不但“孵化” 4 年的 10 nm 技术量产，披露一连串最新封装技术，对上台积电的 SoIC 技术，两大巨头的“真 3D ”封装正式过招，究竟鹿死谁手，仍有一番较量。

台积电有两大竞争对手，一是过去一直仰望的英特尔，二是过往处于平行线的三星，但这几年却积极从“存储赛道”转到“逻辑赛道”，导致彼此频频过招。

即使是英特尔在高端工艺技术上屡次失误，台积电仍是十分尊敬英特尔，认为其技术研发底气强大，台积电创办人张忠谋更表示“永远不要小看英特尔”。对于三星，张忠谋曾表示佩服其为完成目标而展现的凝聚力，但因近年来两家公司在高端工艺竞争上常常擦枪走火，彼此时常“斜睨”对方。

图 | 英特尔在 SEMICON West 中进一步披露将 2D 封装技术 EMIB 和 3D 封装技术 Foveros 做结合。(来源：英特尔)

英特尔绝地大反攻

台积电与三星频频较量，且屡次胜出的关键，除了在高端工艺技术上不手软地砸钱，保持巨大的研发能量外，在 10 年前就看到要延续摩尔定律的寿命，唯有解开后端“封装”技术的瓶颈，因此部署重兵在封装领域。

英特尔虽然在 10 nm 工艺技术上延迟 4 年，导致全球芯片制造的龙头宝座拱手让给台积电，但从 2019 年开始，英特尔展开绝地大反攻。

英特尔日前更在旧金山登场的 SEMICON West 中，强调能同时提供 2D 和 3D 封装技术，分享 3 项重大封装的全新技术架构：

第一是 Co-EMIB 技术：英特尔先前已经有嵌入式多芯片互连桥接 EMIB( Embedded Multi-die Interconnect Bridge)，这是一款 2D 的封装技术，在之前的“架构日”( Architecture Day )也宣布 3D 封装技术 Foveros 的诞生。

这次英特尔进一步提出 Co-EMIB 技术，基于 2D 封装技术 EMIB 和 3D 封装技术 Foveros，利用高密度的互连技术，实现高带宽、低功耗，并实现有竞争力的 I/O 密度，全新的 Co-EMIB 技术可连结更高的计算性能，能够让两个或多个 Foveros 元件互连，基本达到单晶片性能。

第二是英特尔的互连技术 ODI(Omni-Directional Interconnect)，提供封装中小芯片之间，无论是芯片或模块之间的水平通信或是垂直通信，互联通信都有更多灵活性。

ODI 封装技术利用大的垂直通孔直接从封装基板向顶部裸片供电，比传统的硅通孔大得多且电阻更低，可提供更稳定的电力传输，同时通过堆叠实现更高带宽和更低时延。再者，利用这种方法可以减少基底芯片中所需的硅通孔数量，可减少面积且缩小裸芯片的尺寸。

第三是 MDIO：是基于先进介面汇流排 AIB( Advanced Interface Bus )发布的 MDIO 全新裸片间接口技术。MDIO 技术支持对小芯片 IP 模块库的模块化系统设计，能够提供更高能效，实现 AIB 技术两倍以上的速度和带宽密度。

毫无疑问，英特尔与台积电都将“大炮”对准 3D 封装技术，这个“后摩尔定律”时代最至关重要的战场。

3D 封装技术的三大挑战

英特尔之前提出的 Foveros 全新的 3D 封装技术，就已经让市场十分惊艳。

因为3D 堆叠技术已在存储领域实现了，但要堆叠不同逻辑产品，则是一个巨大的技术门槛。英特尔就是想把芯片堆叠从传统的被动硅中介层( passive interposer )与堆叠存储器，扩展至堆叠高效能逻辑产品如 CPU 、 GPU 、 AI 芯片等，实现业界常常在谈论的“异质堆叠整合”技术，且不单是芯片堆叠，还做到不同 Wafer 之间的直接贴合。

英特尔为了以封装技术全面大反攻，也大力借助“小芯片”( chiplet )概念，让存储和运算芯片能以不同组合堆叠。

Foveros 这项 3D 封装技术可以将产品分解成更小的“小芯片”，其中的电源传输电路、 SRAM 、 I/O 元件可以建入底层的基础芯片( base die )当中，而高效能逻辑芯片则堆叠在上面，同时 Foveros 也具备在新的装置设计中混搭各种硅知识产权( IP )模组、各种存储、 I/O 元件的弹性。

英特尔第一个使用高端 Foveros 封装技术产品，将是结合 10 nm芯片的“ Lakefield ”处理器，根据英特尔之前宣布，会在 2019 年问世，这不但是英特尔继 2018 年宣布推出 2D 封装技术的 EMIB 之后另一大突破，更等同是对台积电日前披露的 3D 封装技术 SoIC 下战帖。

英特尔的 Lakefield 处理器预计是在单一芯片上采用 10nm 技术的 Sunny Cove 架构为主核心，另外再配置 4 个 10nm 的 Tremont 架构做为小核心，且内建 LP DDR4 存储控制器等，之所以可以把这么多的运算和处理元件都包在一颗单芯片中，秘诀就在 Foveros 封装技术。

再者，未来英特尔也会将 Foveros 封装技术从 10nm 推进至 7nm，通过 3D 封装来延续摩尔定律。不过， Foveros 技术因为是堆层堆叠，非常考验散热，加上生产良率是一大问题，以及上下层的供电稳定性，因此可以说，目前 Foveros 封装技术三大项挑战分别为散热、良率、供电等。

图 |台积电日前在上海技术论坛中展现四大封装技术：CoWoS、InFO、WoW、SoIC，其中 SoIC 预计明年可开始生产。

图 |台积电日前在上海技术论坛中让两大3D封装技术WoW、SoIC 亮相，同时做出比较，会是未来工艺技术持续推进的重要动力“

3D 封装元年”将至

台积电日前在批露最高端封装技术 SoIC(system-on-integrated-chips)技术时，市场也直言“真正的 3D IC 终于来了”， SoIC 预计从 2020 年起贡献营收，并将在 2021 年创造显著收入贡献。

台积电在封装技术上陆续推出 2.5D的高端封装技术 CoWoS(Chip-on-Wafer-on-Substrate)，以及经济型的扇出型晶圆InFO( Integrated Fan-out )都非常成功，可以说一路从三星手上分食苹果订单，到独享苹果订单，靠的就是封装技术领先对手，将其产业地位推上另一个高峰。

早在 10 年前台积电就看出随着半导体前段工艺的快速微缩，后段封装技术会跟不上前段工艺的脚步，台积电技术往前冲刺的脚步会因此被拖累，等到那时，摩尔定律真的会失效，因此毅然决定投入封装技术，在 2008 年底成立导线与封装技术整合部门(Integrated Interconnect and Package Development Division, IIPD )。

可以观察到，全球半导体龙头霸主的地位，当中一大关键系于“ 3D 封装技术”，2020 年将陆续进入 3D 封装量产的时间点。

英特尔第一个采用 Foveros 封装技术的“ Lakefield ”处理器预计 2019 年下半问世，但因为 COMPUTEX 中没有宣布相关细节，不知时程是否有变化，而台积电的 SoIC 封装预计 2020 年小量贡献营收，因此，可说 2020 年是“ 3D 封装元年”，届时又是摩尔定律的一大里程碑，预计英特尔、台积电祭出的“真 3D ”封装技术将带来新一轮的厮杀。