Mentor工具被纳入台积电真正3D堆叠集成的3D-IC参考流程

Mentor Graphics 公司(纳斯达克代码：MENT)日前宣布其解决方案已由台积电使用真正3D堆叠测试方法进行了验证，可用于台积电3D-IC参考流程。该流程将对硅中介层产品的支持扩展到也支持基于TSV的、堆叠的die设计。具体的Mentor®贡献包括：金属布线和凹凸实施功能、多芯片物理验证与连通性检查、芯片界面与TSV寄生参数提取、热学模拟和全面的封装前及封装后测试。

Mentor Graphics®的台积电3D-IC流程对Mentor整个IC产品系列进行了多项改善。Olympus-SoC™布局与布线系统是基于硅中介层和基于TSV设计的3D-IC物理设计座舱，并支持跨die凸凹映射和检查;TSV、微凸凹与背面金属布线;铜柱凸凹实施。

Pyxis® IC Station定制版图产品提供支持TSV设计流程的驱动原理图。它还支持直角及45度再分布层(RDL)布线。对台积电3D-IC流程的特殊改善还包括对凸凹文件导入过程的改进。

无论设计师工作于定制还是数字设计座舱，Calibre® nmDRC™和Calibre nmLVS™产品均可提供die间设计规则和版图对照原理图检查，包括IO对齐精确性验证和使用DEF或GDS输入进行双面凸凹连接性检查。Calibre xRC™和Calibre xACT™产品针对背面布线及以DEF或GDS格式定义的单面或双面凸凹提取寄生参数。它们还进行TSV到TSV的耦合提取，从而推动静态时序分析和SPICE模拟，并生成用于多die寄生模型的TSV等效子电路。

在测试区域，Mentor Tessent® MemoryBIST产品支持对堆叠的Wide IO DRAM die进行测试，而Tessent TestKompress®提供从die到堆栈级压缩和未压缩测试图案的图案转换。Tessent IJTAG还支持对按IEEE 1149.1包装的die及1500式测试外壳进行的3D互连测试。

为应对3D-IC设计固有的发热问题，Mentor FloTHERM®产品提供die和3D组件的静态及瞬时热学模型，并可结合Calibre RVE™与Calibre DESIGNrev™产品，提供die和封装级温度显示。

“与Mentor在3D-IC上的深度协作，为我们共同的客户带来了一个全面的解决方案，”台积电公司设计基础架构营销事业部高级主管Suk Lee说。“拓展Mentor产品使其包含真正3D堆叠，使我们的客户能更灵活地选择不同的尺度，并使他们在变更方法时更顺畅。”

“它全面支持从物理设计到热学分析、验证、提取及测试的完整3D-IC流程，而无需对现有开发过程进行重大中断，为客户使用3D-IC技术铺平了道路，”Mentor Graphics公司副总裁兼Design-to-Silicon总经理Joseph Sawicki说。“设计师在尺度方面可以继续关注于性能和成本目标，而无需承担不熟悉的方法和工具的风险。”