应用封装技术提升载板使用面积效益

在电子制造业，为了面对产品越来越小、效能不断提升的应用需求，原有传统利用引线的封装方法，已渐渐改采核心结构更趋复杂的阵列组态基板封装技术，但这种方式也会面临架构先天性的高密度、热处理应用挑战...

随着电子装置的设备体积日趋缩小，产品制造商加诸的各项应用功能却不减反增，甚至还要达到效能倍增、电池续航能力更为长效的设计目标，虽然面对产品微缩化、功能多样化的设计方向，可以透过积体电路的高度整合，来达到预期的设计效益，但即便是朝着整合晶片的方向去实现产品设计，但仍有整合的限制问题，必须寻求更具整合效益的技术来因应。


采FlipChip形式制作晶片，是快速增加元件密度，让产品扩增更多功能的制程手法之一。NVIDIA


因应更高密度的晶粒制程，载板设计也成为配合的关键。Intel
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在众多技术中，结构更复杂的阵列组态基板封装技术，是一种可以有效提升半导体电路密度的方法，让传统封装方式可以找到另一个大幅改善体积、效能的应用方向，但阵列组态基板设计方式，即便能提升现有应用元件的整体效能，但在先天设计限制下，也须正视散热、晶片密度增加的设计挑战。

基本上，以电子设计的角度来检视，积体电路的设计密度持续增加却引发更多设计难题，例如，利用更高密度的晶体设计，电路密度增加，相对也代表电晶体数量同步增加，封装完成的晶片元件肯定面临散热、机械强度、电子信号品质...等多项开发需求，构成产品品质的种种挑战。

甚至于，目前多数封装依旧采引线封装结构，而为满足高度复杂、高效能应用设计方案，半导体的元件设计已开始大量应用阵列组态基板处理封装工作，而其均匀阵列式的设计结构，让基板中介层的设计可善用均匀接点结构来处理基板封装。

采行均匀阵列式接点结构，可以让基板之中介层带出最后封装外观缩到最小的优点，而基板、中介层则用以处理接地、电源的电子互连介面。阵列组态基板封装技术，在接点间距、间隔距离因应微缩设计被大幅缩减时，接点密度就可能超越了引线式的封装设计，加上进行传输用的电子通道长度也能因此大幅缩短，也就是说，当积体电路的传输通道越短、电感值就会出现降低现象，加上接点位处晶粒元件之正下方，还可以基本与连接(Host)电路结构间达到功能连结、同时兼具更优异的散热效果。

基于传输路径大幅缩减、散热处理效果更好等优点，令阵列封装受到装置开发者所青睐，因为，新颖的阵列组态基板封装技术会比传统引线式封装设计结构更能因应不同需求的元件设计，尤其是目前热门的微处理器、微控制器、记忆体、特殊应用IC...等应用产品。

至于针对半导体封装应用的基板，在面对高电路密度的应用环境，特别是针对电子产品的效能提升问题与产品本身的热处理效能问题，都会有不同的要求程度，因为当电路密度增加，晶片封装后的单位发热量势必会呈现倍数上升，而晶片呈现点状的高热并不容易处理，若又加上采堆叠功能载板，或者为提升效能所进行的外部时脉提升，整体元件的发热状态只会更凸显热处理问题的严重性，如何善用材质或载板特性改善核心的热传导效率，成为高性能元件产品的设计关键。

高性能元件的制作方式，较多采取扩充输出/输入(I/O)的埠数，去倍增单一时间的传输资料量，或者采堆叠式基板搭配阵列封装设计，去达到I/O倍数扩增的效用。然而，即便是效能因此增加了，但单位的电晶体数量也随着大幅提升，考验着基板材质设计。

目前的基板材质，为了达到较低的介电系数、更高的绝缘特性，多数产品转用玻璃材质进行加工制作，而业界也尝试采取更多元的基板材料，来满足不同的应用要求。例如，针对高频应用的需求，就有采取强化纤维复合玻璃材质，其实这种材质为环氧树脂搭配玻璃原料制作，甚至搭配内含陶瓷粉体的填充材，制作出适合高温运行的基板材料。

然而，采用多层基板的设计方案，在面对单一晶片追求更多附加功能的产品开发设计形式，因为内嵌的电晶体数量不断增加，导致晶片内部需要更多的接脚与焊垫，预置这些设计才可以使I/O讯号传递能在晶片内进行传输，即便有部分半导体封装基板采用仅2~4层的增层式电路板，但多数整合产品所用的基板电路层数仍持续增加。目前的基板发展趋势，是持续朝增加线路密度方向前进，例如45奈米元件应用即可采行至少14层的基板设计。

针对新世代应用的高度整合元件产品，也尝试舍弃传统引线搭接的封装形式，改采具备高密度封装优势的覆晶(Flip Chip)制作形式，来接合系统晶片内的功能晶粒，但覆晶可能是一个可行方案，却也存在不少制作的现实问题，例如，会影响到覆晶晶粒密度的问题就相当多，像是焊锡凸块的匀称度、基板的平坦度都是关键因素；此外，超高密度的覆晶应用会受到电迁移效应影响，尤其是长期使用之后，会让微细间距的接点之间形成具微弱导电效果的桥接物质，这将造成晶片功能线路短路或其他电气性的故障损坏，必须多加重视。