台积电:摩尔定律实际上被误称为一种定律

“摩尔定律未死!”这句话如果是Intel公司说的，一点都没有悬念，毕竟摩尔定律的提出者是Intel联合创始人，50多年来Intel也是摩尔定律最坚定的捍卫者。近年来，对于在过去50年推动半导体制程前进的摩尔定律是否能继续前行这个话题，一直备受争议。但除了英特尔外，晶圆代工龙头台积电亦是摩尔定律的忠实推动者。日前，台积电高管发表博客，再次表态将继续推进摩尔定律，喊话“摩尔定律未死”。

台积电全球营销主管Godfrey Cheng今天在官网发表博客，解释了摩尔定律的由来及内容，这些是老生常谈的话题了，而他的意思就是强调摩尔定律没死，只不过现在继续推动摩尔定律的是台积电而非其他公司了(Intel听到台积电如此表态不知道是什么滋味)。

台积电全球营销主管Godfrey Cheng在官网发表博客，表示摩尔定律实际上被误称为一种定律，因为它更准确地将其描述为历史观察和未来预测半导体器件或芯片中晶体管数量的指导。这些观察和预测在过去几十年中基本上都是正确的。但在我们即将迈入新的十年之际，一些人似乎认为摩尔定律已死。

Godfrey Cheng在博文中解释了摩尔定律的由来及相关知识，言语中强调摩尔定律未死。他举例表示，计算性能并没有因为单个晶体管的时钟速度而提高，而是通过在一个计算问题上投入更多的晶体管来提高计算性能，而在同一区域内压缩更多晶体管的方法是密度，即指给定二维区域内晶体管的数量。

他指出，之所以关心芯片面积，是因为芯片成本与芯片面积成正比。摩尔在1965年的论文中明确指出，每个组件的制造成本与芯片上晶体管的总数之间存在关系。有些人认为摩尔定律已死，因为他们认为晶体管不肯能再继续缩小了，Godfrey Cheng在文中谈及了一些计算问题以及关于如何改进密度等问题。

值得一提的是，Godfrey Cheng提到台积电近期推出的5nm极紫外EUV制程技术(N5P)。N5P是台积电5nm制程的增强版，采用FEOL和MOL优化功能，以便在相同功率下使芯片运行速度提高7%，或在相同频率下将功耗降低15%。他表示台积电的N5P工艺扩大了他们在先进工艺上的领先优势，该工艺将提供世界上最高的晶体管密度和最强的性能。

Godfrey Cheng进一步表示，在了解了台积电的技术路线图后，他可以很有把握地说，台积电在未来多年将继续开拓创新，将继续缩小单个晶体管的体积，并继续提高密度。在未来的几个月、几年里，将可听到更多台积电向新节点迈进的消息。

事实上，目前台积电对外公布的技术路线规划已到2nm。6月18日，台积电在上海举办2019中国技术论坛，台积电总裁魏家哲介绍了先进工艺的发展规划。如今，台积电7nm制程已量产，而其规划量产的工艺节点已经来到5nm，研发方面则推进到3nm，近期还官宣2nm研发启动。

根据规划，台积电5nm工艺将于明年上半年量产;3nm工艺方面，台积电表示进展顺利，已有早期客户参与进来，有望在2021年试产、2022年量产;2nm工艺新厂设在中国台湾新竹的南方科技园，预计2024年投产。

据了解，台积电2nm工艺是一个重要节点，Metal Track(金属单元高度)和3nm一样维持在5x，同时Gate Pitch(晶体管栅极间距)缩小到30nm，Metal Pitch(金属间距)缩小到20nm，相比于3nm都小了23%。

除了先进制程外，Godfrey Cheng还提及了系统级封装技术，这也是延续摩尔定律的一个重要方向。他表示，台积电已经能通过先进的封装技术将逻辑内核与存储器紧密集成，将利用先进封装实现的系统级密度，进一步增加晶体管的密度。

Godfrey Cheng表示，摩尔定律是关于增加密度，除了通过先进封装实现的系统级密度，台积电将继续在晶体管级别增加密度，有许多路径可用于未来的晶体管密度改进，“摩尔定律并未死亡”。