联电公布技术发展图 质疑450mm晶圆可行性
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在设计自动化会议（DesignAutomationConference，DAC）上，台湾代工厂商联电（UMC）公布了公司的工艺发展路线图，并宣布与EDA">EDA领域形成联盟关系。
与代工龙头厂商台积电（TSMC）不同，全球第二大代工厂商联电（UMC）表示，不开发下一代450mm晶圆技术。
联电的65nm技术已启动了一段时间，公司将立即进入45nm和40nm节点。其竞争对手台积电也正在将高k金属栅方案用于32nm节点。
联电的45/40nm工艺采用多层金属、铜互连和超低k介质等技术。在该节点，k系数约为2.5，而65nm节点上该数字为3.0。
同时联电将采用沉浸式光刻技术。45/40nm工艺预计在今年底进入初产阶段。
联电在32nm节点的研发上也从未停下脚步，预计将在2010年底发布，该工艺将采用高k金属栅技术。联电拒绝透露详细信息。
联电预计将在Fab12300mm工厂投入45/40nm工艺，该工厂位于台湾台南。从目前来看，联电还为推进450mm晶圆厂，而其竞争对手台积电，以及英特尔和三星正在推行450mm晶圆厂，预计将在2012年完成。
“目前，450mm还不是一项激动人心的技术。”联电副总裁李俊（LeeChung）说道，“在300mm技术中，还有许多改善生产效率的事情可以做。”
当被问及是否认为450mm会在2012年出现时，李俊说道：“我不相信。”他表示，真正面临挑战的是设备制造商，他们对进入450mm世代没有太大的兴趣。
联电还公布了一些和EDA">EDA厂商联盟的策略。Cadence和联电公布了基于CommonPowerFormat的低功耗设计参考流程，针对联电的65nm工艺。
Synopsys和联电也发布了低功耗设计参考流程，支持联电的65nm工艺。新流程包括基于UnifiedPowerFormat标准的RTL-to-GDSII设计功能。
Magma和联电也公布了基于联电65nm工艺库的低功耗RTL-to-GDSII设计流程。
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