高云半导体发布基于小蜜蜂家族GW1NS系列GW1NS-2 FPGA-SoC芯片的软硬件设计一体化开发平台

21IC讯 广东高云半导体科技股份有限公司(以下简称“高云半导体”)日前宣布：高云半导体发布基于小蜜蜂家族GW1NS系列GW1NS-2 FPGA-SoC芯片的软硬件设计一体化开发平台。

高云半导体软硬件设计一体化开发平台，是基于GW1NS-2 FPGA-SoC 所提供的多种固定或可配置的设备模型库以及与设备相匹配的软件驱动器库，使硬件设计工具与软件设计工具相结合，从而支持GW1NS-2 FPGA-SoC的硬件架构设计和内嵌微处理器的软件编译/并接/查错(Compile、Link、In-Circuit-Emulation/Debug)等功能;并支持ARM-MDK 与GNU两套软件设计工具。

与传统FPGA只包含可编程逻辑单元不同，高云半导体GW1NS-2作为一款真正微型化的FPGA-SoC系统芯片，除可编程逻辑单元之外，其内嵌了ARM Cortex-M3微处理器，以及作为微处理器固定外设的储存器Block-RAM、闪存FLASH、ADC及USB-2.0 PHY，因而，GW1NS-2 FPGA-SoC系统芯片的应用设计兼具软、硬件设计流程。

通过高云半导体提供的软硬件设计一体化开发平台，GW1NS-2应用设计的FPGA构架硬件设计与嵌入式微处理器软件设计，两者有机无缝的结合在一起，具体如图1所示，从而能够大幅提高用户设计的效率。

图1 GW1NS-2 FPGA-SoC的应用设计结合软硬件设计流程

所谓FPGA-SoC系统，即是利用FPGA可编程的优势，将用户在不同应用场景所需要的非固定接口与外设，由只需要1.7K LUT逻辑内的低密度FPGA可编程逻辑单元来编程实现，配置成特定内嵌CPU的设备，直接将CPU数据处理功能结合入微型化低密度FPGA，极大地拓展了FPGA芯片系统化应用的深度和广度。

FPGA构架硬件设计从电路RTL(Verilog或VHDL)开始，经逻辑综合工具成电路网表，然后配置上电路设计的物理约束与时序约束，再经高云云源软件布局布线，通过静态时序分析和电路设计布局往复调整之后，成为硬件二进制比特流文档，最后经云源软件编程器下载入GW1NS-2 FPGA-SoC 进行硬件的编程。

FPGA-SoC的设计目的是将GW1NS-2内嵌的FPGA配置成内嵌微处理器(CPU)的物理设备。嵌入式微处理器软件设计可从安装在个人电脑(PC)上的软件设计工具(Compiler、Linker、 Debugger)开始，编写C语言软件程序，然后编译成软件二进制文档，经软件设计工具下载入连接嵌入式微处理器的储存器之中。器件上电后，嵌入式微处理器会自动从储存器当中读出并执行软件程序，按软件程序命令调用内嵌FPGA内已配置好的物理设备以及嵌入式微处理器附带固定物理设备，并处理数据，完成电路软硬件设计功能。

“高云半导体提供面向市场自主研发的新一代 FPGA 硬件开发环境，支持GW1NS系列FPGA 产品，”高云半导体首席技术官宋宁博士说道，“能够完成FPGA综合、布局、布线、产生数据流文件及下载等一站式工作。”

“高云半导体 GW1NS-2 FPGA-SoC芯片的软硬件设计一体化开发平台，就是在新一代 FPGA 硬件开发环境的基础上，有机无缝地接入嵌入式微处理器软件设计流程, 使之成为一个一站式的整体设计平台”，高云半导体软核研发部门负责人高级经理高彤军先生介绍，“从而缩短顾客从概念到成品的过程，最大化，最优化地发挥基于GW1NS-2微型FPGA-SoC所设计的顾客应用产品之优胜特性”。