SoC数模共存：衬底噪声与PLL抖动要分治

把模拟与数字模块画在不同区域，不等于噪声已经隔离。SoC中衬底耦合与时钟电源调制走的是不同路径，整改手段若混用，常只移动杂散频点。

数字门阵列同时翻转时，电源与地网络产生瞬态电压，结电容和衬底电阻会把扰动传向模拟区域。ADC采样开关在特定相位对输入和参考最敏感，若数字活动与采样周期存在固定关系，噪声不会只抬高宽带底噪，而会形成可重复的离散杂散。改变软件负载后频谱线移动，常说明干扰与数字时序相关，而不是模拟前端自身失真。

深阱、保护环和衬底接触可以降低耦合阻抗，但效果依赖连续布局与回流路径。保护环若在宏单元边界被切断，或接触通过拥塞金属绕远，局部阻抗仍会升高；模拟电源独立命名却在封装内共用长回流，也会把数字地弹带回来。楼层规划应让高翻转模块远离高阻抗模拟节点，同时为数字电流提供短而明确的返回路径，不能只扩大几何间距。

验证衬底噪声最有效的是受控激励。固定ADC输入，分别运行静默、规则翻转和最坏总线突发，比较输出频谱与采样相位；若杂散随激励频率按和差关系移动，可进一步定位耦合链。版图抽取应包含衬底网络和封装寄生，硅后则通过改变数字边沿、活动区域和采样相位做相关。单看静态信噪比，无法说明现场并发负载下的性能。

模拟宏的供电与参考也要分开审计。参考电压缓冲若与数字校准逻辑共用狭窄金属，数字活动会通过有限输出阻抗调制参考，表现为增益误差或码型相关杂散；这与输入端衬底耦合的整改位置不同。测试可固定输入并分别扰动参考、模拟电源和数字负载，观察输出码的相关方向。只有把参考路径、输入路径和地回流拆开，保护环与去耦才不会重复堆在无效位置。测量条件还应固定采样相位与输入幅度，避免把源信号漂移误判成隔离效果。

PLL抖动更多来自电源噪声经压控振荡器或延迟单元转换成相位误差。某频率纹波进入控制电压或本地电源后，会按电源敏感度调制瞬时频率，在载波两侧形成边带；环路带宽内外的传递不同，不能用一个电源抑制比概括全部频段。数字噪声即使没有直接进入ADC，也可能先污染采样时钟，再以孔径误差降低高频输入的信噪比。

SoC的时钟电源治理应先分清噪声频谱与环路响应。低噪声稳压器对低频有效，高频阻抗主要由本地去耦和布局决定；滤波过强会增加压降或启动时间，去耦谐振又可能放大特定频点。参考源、环路滤波器和振荡器供电需要独立敏感度预算，并避免与周期性大电流模块共享狭窄回路。调整环路带宽可改变噪声整形，却会同时影响锁定时间和参考杂散。

测量时应同步观察电源频谱、PLL相位噪声和ADC输出杂散。向目标电源注入已知小信号，可得到电源到相位的传递；再开启不同数字模块，比较其噪声是否沿相同路径出现。若只在ADC输出端看到一根杂散就盲目加模拟滤波，可能掩盖真正的时钟源。把激励、耦合路径和受害模块对应起来，才能选择隔离、去耦还是时钟环路整改。

所以，数模共存要先判断噪声直接进入信号链，还是经PLL变成采样误差。分开建模衬底与时钟路径，SoC才能在并发负载下保持可验证的动态性能。