芯片制造到底有多难？为何说造CPU比造原子弹还难？

你知道吗?你手上拿的智能手机，集成了人类最先进的科技，它是人类智力的最尖端成果之一。人手一个的智能手机，科技含量这么高，说出来很多人可能都不信?看起来似乎有钱就能造手机，不过这主要得益于手机产业链比较发达健全，其实很多手机厂商本质上就是组装厂，并没有掌握多少核心科技，一旦关键零部件被禁用，就会被卡脖子。因为手机上核心零件的生产需要很高的技术，不是你想模仿就能模仿的。智能手机本质上就是一台移动电脑，最核心的部位就是CPU了，它就像人的大脑一样重要，智能手机的性能也主要取决于它。

世界上第1台计算机的大小相当于一座小房子，而现在指甲盖大小的CPU的计算性能就已远超那时。之所以会有如此翻天覆地的变化，这主要得益于单位面积上集成的晶体管数量越来越多。一般来说，晶体管的数量越多，芯片的性能也就越强。一些厂商在宣传它们的CPU的性能时，就会宣扬他们的CPU集成了多少晶体管。晶体管连接在一起，就能构成复杂的逻辑电路， CPU就是封装起来且具有特定功能的超大规模集成电路，它的主要能力就是处理海量的数据。

现在计算机依旧采用的是冯·诺依曼架构，而CPU就是最关键的部位，它主要包含高速缓冲存储器、控制器和运算器三大部分。以手机为例，除了CPU和内部存储器，手机的屏幕、麦克风、喇叭、传感器等则属于输入输出设备。如果把晶体管的尺寸缩小，单位面积上就能集成更多的晶体管，这样就能在保持高性能的同时实现低功耗。所以CPU的更新升级，除了架构，往往就是在制程工艺上下功夫。

现在世界上最先进的手机CPU的量产工艺已经到了5纳米水平，不过晶体管的尺寸已经快接近物理极限了。因为硅原子的物理尺寸在0.1纳米的级别，硅晶体管的尺寸再怎么缩小，也不可能比硅原子还小吧!现在一块手机CPU已经能够容纳100多亿个晶体管，算下来每平方毫米上大约集成了上亿个晶体管。这么小的空间范围内，塞下这么多晶体管，这是难以想象的，上月，三星代工(Samsung Foundry)部门悄然宣布，其定于 2022 年 2 季度开始使用 3GAE 技术工艺来生产芯片。作为业内首个采用 GAA 晶体管的 3nm 制程工艺，可知这一术语特指“3nm”、“环栅晶体管”、以及“早期”。不过想要高效地制造 GAA 晶体管，晶圆厂还必须装备全新的生产工具。而来自应用材料(Applied Materials)公司的下一代工具，就将为包括三星在内的晶圆厂提供 GAA 芯片的制造支持。

新工艺有望实现更低功耗、更高性能和晶体管密度，以迎合芯片设计人员的需求。然而近年来，这种组合一直难以实现 —— 随着晶体管尺寸的缩减，晶圆厂必须克服漏电等负面影响。

为在晶体管尺寸缩放的同时、维持其性能与电气参数，芯片行业已于 2012 年开始，从平面型晶体管过渡到 FinFET(鳍式场效应晶体管)，以通过使栅极更高来增加晶体管沟道和栅极之间的接触面积。

转眼十年过去，随着晶体管间距逐渐接近原子级，其负面影响开始更多地显现。受制于此，FinFET 工艺创新的步伐也正在放缓。

自英特尔在十多年前推出其基于 22nm 的 FinFET 技术以来，未雨绸缪的芯片制造商们，就已经在探索如何转向下一代环栅技术方案。

顾名思义，环栅场效应晶体管(GAAFET)的沟道是水平的、且所有四个侧面都被栅极包围，因而很好地化解了与漏电相关的尴尬。

但这还不是 GAAGET 的唯一优势，比如在基于纳米片 / 纳米带的 GAAFET 中，晶圆厂还可调整沟道宽度、以获得更高性能或降低功耗。

三星的 3GAE 和 3GAP 工艺，就是用了所谓的纳米带技术。该公司甚至将其 GAAFET 称为多桥通道场效应晶体管(MBCFET)，以和纳米线竞争方案划清界限。

每隔几个月就会有更新换代的电子产品问世。它们通常更小、更智能，不仅拥有更快的运行速度与更多带宽，还更加节能，这一切都要归功于新一代先进的芯片和处理器。

跨入数字化时代，我们如同相信太阳明天一定会升起那样，确信新设备会不断地推陈出新。而在幕后，则是工程师们积极研究半导体技术路线图，以确保新设备所需的下一代芯片能够就绪。

很长一段时间以来，芯片的进步都是通过缩小晶体管的尺寸来实现的，这样就可以在一片晶圆上制造更多晶体管，从而使晶体管的数量在每12-24个月翻一番——这就是众所周知的“摩尔定律”。多年来，为了跟上时代的步伐，整个行业进行了诸多重大的创新，包括铜/低k互连、新型晶体管材料、多重图形化方案和三维(3D)架构。

开发3D结构的转变带来了新的挑战，随着深宽比的增加，挑战也在加剧。你可能已经想到，3D架构需要从器件设计上做根本性改变，需要新的材料、新的沉积和刻蚀方法来实现。在本文中，我们将带大家一起回顾半导体行业在实现3D架构过程中的重要里程碑。

准备阶段：平面工艺

创建集成电路最初是一个二维的问题：取一块平坦的硅片，在表面放置各种结构，用导线将它们连接起来。这是通过沉积一层层的材料，利用光刻技术对其进行图形化处理，并在暴露的区域刻蚀出必要的特征来完成的。这曾是电子工业的一个巨大突破。

随着技术需求的不断发展，需要在更紧凑的空间中构建更多的电路，以支持更小的结构。过去相对直接的过程变得越来越复杂。

随着创建2D结构的成本不断增加，以及在二维平面上进行微缩的可行方法逐渐枯竭，3D结构变得越来越有吸引力。半导体行业早在十多年前就开始开发早期的选择性刻蚀应用以支持3D技术，并不断扩展，从封装到非易失性存储器甚至晶体管本身。

如今的7nm EUV 芯片，晶体管多大100亿个，它们是怎么样安上去的呢

晶体管并非是安装上去的，芯片制造其实分为沙子-晶圆，晶圆-芯片这样的过程，而在芯片制造之前，IC涉及要负责设计好芯片，然后交给晶圆代工厂。

芯片设计分为前端设计和后端设计，前端设计(也称逻辑设计)和后端设计(也称物理设计)并没有统一严格的界限，涉及到与工艺有关的设计就是后端设计。芯片设计要用专业的EDA工具。

当芯片设计好了之后，就要制造出来，晶体管就是在晶圆上直接雕出来的，晶圆越大，芯片制程越小，就能切割出更多的芯片，效率就会更高。

举个例子，就好像切西瓜一样，西瓜更大的，但是原来是切成3厘米的小块，现在换成了2厘米，是不是块数就更多。所以现在的晶圆从 2 寸、4 寸、6 寸、8 寸到现在 16 寸大小，

制程这个概念，其实就是栅极的大小，也可以成为栅长，它的距离越短，就可以放下更多的晶体管，这样就不会让芯片不会因技术提升而变得更大，使用更先进的制造工艺，芯片的面积和功耗就越小。但是我们如果将栅极变更小，源极和漏极之间流过的电流就会越快，工艺难度会更大。

芯片制造共分为七大生产区域，分别是扩散、光刻、刻蚀、离子注入、薄膜生长、抛光、金属化。

其中雕出晶圆的最重要的两个步骤就是光刻和蚀刻，光刻技术是一种精密的微细加工技术。常规光刻技术是采用波长为2000～4500的紫外光作为图像信息载体，以光致抗光刻技术蚀剂为中间(图像记录)媒介实现图形的变换、转移和处理，最终把图像信息传递到晶片(主要指硅片)或介质层上的一种工艺。

光刻技术就是把芯片制作所需要的线路与功能区做出来。简单来说芯片设计人员设计的线路与功能区“印进”晶圆之中，类似照相机照相。照相机拍摄的照片是印在底片上，而光刻刻的不是照片，而是电路图和其他电子元件。

而蚀刻技术就是利用化学或物理方法，将抗蚀剂薄层未掩蔽的晶片表面或介质层除去，从而在晶片表面或介质层上获得与抗蚀剂薄层图形完全一致的图形。集成电路各功能层是立体重叠的，因而光刻工艺总是多次反复进行。例如，大规模集成电路要经过约10次光刻才能完成各层图形的全部传递。

在半导体制造中有两种基本的刻蚀工艺：干法刻蚀和湿法腐蚀。目前主流所用的还是干法刻蚀工艺，利用干法刻蚀工艺的就叫等离子体蚀刻机。

在集成电路制造过程中需要多种类型的干法刻蚀工艺，应用涉及硅片上各种材料。被刻蚀材料主要包括介质、硅和金属等，通过与光刻、沉积等工艺多次配合可以形成完整的底层电路、栅极、绝缘层以及金属通路等。

驱动之家有一片的CPU的制造过程，《从沙子到芯片：且看处理器是怎样炼成的》，就从微观上讲解了这个步骤。

在涂满光刻胶的晶圆(或者叫硅片)上盖上事先做好的光刻板，然后用紫外线隔着光刻板对晶圆进行一定时间的照射。原理就是利用紫外线使部分光刻胶变质，易于腐蚀。

溶解光刻胶：光刻过程中曝光在紫外线下的光刻胶被溶解掉，清除后留下的图案和掩模上的一致。