理想半导体开关的挑战

[导读]在最新的功率半导体技术中，开关速度是最显眼的属性，但是在实际电路中，高边缘速率会造成独有的问题。本博客将讲解这个问题和简单的解决方法。

在最新的功率半导体技术中，开关速度是最显眼的属性，但是在实际电路中，高边缘速率会造成独有的问题。本博客将讲解这个问题和简单的解决方法。

自从IBM于1958年设计了第一个管以“开关模式供电”后，功率转换器设计师们就一直梦想拥有没有导电损耗和开关损耗的理想开关。当然，所有开关技术都降低了开态损耗，而且借助最新的宽带隙半导体，750V额定值的器件现在可以将电阻降低到6毫欧以下。这些技术尚未达到物理极限，因此预计该值还可进一步降低。在当今的高性能功率设计中，边缘速率（V/ns）有所升高，从而降低了开关损耗，因而可以实现更高的频率、更小的磁性元件和更高的功率密度。然而，这些快速边缘速率提高了造成电磁干扰设计相关问题的可能性，这些问题会与电路寄生效应交互，还会造成不想要的振荡和电压尖峰。借助良好的设计实践，这些问题可以使用小缓冲电路解决。

实际电路中的高电流边缘速率会导致电压尖峰和振铃

那么，这个问题有多严重呢？如果我们看到速率达到3000A/µs，也就是典型的碳化硅开关值，那么根据熟悉的E=-Ldi/dt公式，仅100nH连接电感或漏电电感就会产生300V尖峰电压。100nH仅仅是几英寸PCB印制线的电感或者变压器漏电电感的真实值，因此，这种情况就是通常是会看到的真实情况，而且可能需要一个好示波器才能看到整个电压瞬态。不过该开关在看到瞬态方面没有问题，而且如果它超过额定雪崩电压能量，则会立即停止运转。在任何电路电容下，该尖峰都会振铃，从而让测量的电磁干扰释放达到峰值。
一个补救措施是尝试降低电路电感，但是这通常不是实际操作中的选择。除此以外，还可以大幅降低该开关的电压，代价是影响成本和导通电阻，也可以使用串联栅极电阻放缓边缘速率。这个仪器并不敏感，它延迟了波形，从而通过限制占空比限制了高频运行，还提高了开关损耗，同时不影响振铃。缓冲电路可以允许快速开关，而且会减小尖峰和抑制振铃。在过去的大电容器和大功率电阻时代，例如与IGBT一起使用时，这看上去像是一个“暴力破解”方法，用于尝试降低大“尾”电流效应。然而，对于SiC FET等开关而言，这是一个非常高效的解决方案。在这种情况下，主要使用缓冲电路抑制振铃，同时限制峰值电压，而且因为器件电容非常低，振铃频率高，所以只需要使用一个非常小的缓冲电路电容器，通常为200pF左右，并使用几欧姆的串联电阻。和预期一样，电阻会耗散部分功率，但是它实际上会通过限制硬开关和软开关应用中的电压/电流重叠来降低关闭损耗。

在高负荷下使用缓冲电路可提升整体效率

在打开时，缓冲电路会耗散额外的能量，因此需要考虑总损耗E_(ON)+ E_(OFF)才能公正地评估它的好处。图1将一些测量值代入E_(TOTAL)，以体现40毫欧SiC FET在40kHz下的运行状况，考虑了三种情况：无缓冲电路，RG(ON)和RG(OFF)为5欧姆（蓝线）；200pF/10欧姆缓冲电路，RG(ON) = 5欧姆，RG(OFF) = 0欧姆（黄线）；无缓冲电路，RG(ON) = 5欧姆，RG(OFF) = 0欧姆（绿线）。从中可以看出E_(TOTAL)非常低，但是振铃过高，因而不可行。
在电流大的情况下，使用缓冲电路的好处很明显，与仅调整栅极电阻相比，在40A下的耗散降低约10.9W。在轻负载下，缓冲电路的整体损耗较高，但是在这些条件下，系统耗散很低。

【图1：使用小缓冲电路时的能量节约】

图2显示的是使用缓冲电路降低振铃的效应。

【图2：使用小缓冲电路显著降低了振铃，同时降低了整体耗散，关闭延迟时间也缩短了】

缓冲电路易于实施

综上所述，缓冲电路是一个好解决方案，但是切实可行吗？在实践中，独立的缓冲电路电阻耗散的热量不到1瓦，而且可以是小型的表面安装器件。电容器需要高额定电压，但是电容值低，因此体积也小。SIC FET的导电损耗和动态损耗都低，接近理想开关，而且只需增加一个小缓冲电路，它就可以发挥全部潜力，且不会造成过高的电磁干扰或电压应力问题。更“完美”的是，SiC FET的栅极驱动简单，整体二极管损耗低，且到外部散热片的热阻低。还有什么理由不喜欢它呢？