台积电第三代 3nm 明年下半年量产，2025 年量产 2nm!

据 21 ic 近日获悉，台积电于昨天在举办北美技术论坛，宣布 2nm 制程工艺在良率和元件效能进展良好，将如期于 2025 年量产，并推出新 3nm 制程工艺的最新进展和路线图，第三代 3nm 制程工艺(N3P)预计于明年下半年量产，第四代 3nm 制程工艺(N3X)将于 2025 年投入量产。

据悉，台积电北美技术论坛于美国加州硅谷圣塔克拉拉市举行，该会议的参会人员超过 1600 人，其中包括台积电的客户以及合作伙伴，为接下来几个月陆续登场的全球技术论坛揭开序幕，现场还设置了创新专区，展示了 18 家新兴客户的创新技术。

台积电总裁魏哲家出席论坛并表示，客户从未停止寻找新方法，利用芯片的力量为世界带来令人惊叹的创新，并创造更美好的未来。凭借着相同的精神，台积电也持续成长进步，加强并推进制程技术，提高效能、功耗效率及功能性，协助客户在未来持续释放更多的创新。

本次论坛会议台积电揭示了最新的技术发展情况，包括 2nm、3nm 制程工艺制程技术进展、3DFabric 先进封装及矽晶堆叠的系统整合技术等。其中采用纳米片电晶体架构的 2nm 制程工艺在良率与元件效能上皆展现良好的进展，将如期于 2025 年量产。相比于第二代 3nm 制程工艺，2nm 制程工艺在相同功耗下，速度最快将可增加 15%，在相同速度下，功耗最多可降低30%，同时晶体管密度增加逾 15%。

台积电的 3nm 制程工艺有 4 代：N3、N3E、N3P、N3X，目前的第一代是 N3，第二代是成本优化后的 N3E，第三代是提升性能的 N3P，第四代是高压耐受的 N3X。其中 N3E/N3P 本质上均为 N3 的光学缩小版，可以降低复杂度和成本，同时提高性能和晶体管密度，但第四代的 N3X 则是专为 HPC 领域设计的工艺，可以支持更高的电压和频率，从而实现更强的计算能力。

随着第一代 3nm 制程工艺制程已进入量产，今年下半年第二代的 N3E 也会量产。台积电表示将支援更佳功耗、效能与密度更强的第三代 3nm 制程工艺(N3P)尽快于明年下半年进入量产，相较于第二代，第三代在相同功耗下速度提升 5%，在相同速度下功耗降低 5%~10%，晶体管密度增加 4%。

最后，第四代的 N3X 制程工艺是为高效能运算应用量身打造，着重于效能与最大时脉频率，相较于第三代 3nm 制程工艺，驱动电压 1.2 伏特下速度提升 5%，预计于 2025 年进入量产。

为让客户能够提早采用 3nm 制程工艺技术来设计汽车应用产品以便于 2025 年及时采用届时已全面通过汽车制程验证的 N3A 制程，台积电预计今年下半年推出 N3AE，提供以 N3E 为基础的汽车制程设计套件(PDK)。在互补式金属氧化物半导体(CMOS)射频技术，台积电新推出 N4PRF，支援 WiFi7 射频系统单芯片等数位密集型的射频应用。相较于 2021年推出的 N6RF 技术，N4PRF逻辑密度增加 77%，且在相同速度下，功耗降低 45%。

先进封装方面，台积电为了满足高效能运算应用在单一封装中置入更多处理器及存储的需求正在开发具有高达 6 个光罩尺寸(约 5000 平方毫米)重布线层(RDL)中介层的 CoWoS解决方案，能够容纳 12 个高频宽存储堆叠。

台积电在三维芯片堆叠推出 SoIC-P 作为系统整合芯片(SoIC)解决方案的微凸块版本，提供具有成本效益的方式来进行 3D 芯片堆叠，SoIC-P 加上目前的 SoIC-X 无凸块解决方案使台积电的 3D IC 技术更加完善。

台积电在设计上也推出了开放式标准设计语言的最新版本 3Dblox 1.5，旨在降低三维积体电路(3DIC)的设计门槛。3Dblox 1.5 增加了自动凸块合成的功能，协助芯片设计人员处理具有数千个凸块的复杂大型芯片短数个月的设计周期。