三星公布第二代 3nm 工艺良率等细节信息

据 21ic 获悉，近日三星半导体主管庆桂显声称将在今年第三季度举行的今年国际集成电路技术研讨会上展示其最新的 SF3 工艺信息。本次技术将鳍式场效应晶体管(FinFET)转向为全门纳米线晶体管(Gate-All-Around)架构，较前代技术相比频率提升 22%、能效改善 34%、PPA 优化 21 %。

尽管三星半导体在去年第三季度开始使用其 SF3E (早期又称为 3nm 环栅)制造技术生产芯片，但该公司仅将此技术用于部分芯片而不是广泛使用，然而三星正在开发其名为 SF3 (3GAP) 的第二代 3nm 节点，并计划在在日本京都举行的今年 VLSI 技术与电路研讨会上披露更多相关信息。

三星的 Sf3 制造技术预计将采用该公司的第二代多桥通道场效应晶体管(MBCFET)，这种新的制造技术建立在已经量产的第一代 GAA 器件(SF3E)的基础上，并进行了进一步的优化。

三星官方表示与 SF4(4LPP，4nm 级超低功耗)相比，SF3 在相同的功率和晶体管数量下性能提高 22%，在相同的时钟和复杂性下功率降低 34%，以及 0.79 倍的逻辑面积减少，但是没有将 SF3 与 SF3E 进行比较，也没有关于 SRAM 和模拟电路缩放的消息。

与 FinFET 器件相比，GAA 晶体管的主要优势之一是泄漏电流减少，因为它们的栅极在所有四个侧面都被沟道包围，此外还可以调整通道厚度以提高性能或降低功耗。三星表示 SF3 平台提供了更大的设计灵活性，这是由同一单元类型中 MBCFET 器件的各种纳米片宽度实现的，目前尚不清楚这是否意味着原始 SF3E 缺少 GAA 晶体管的一项关键功能。

三星在其论文中展示的一张图片 描绘了金属栅极工艺过程中纳米片顶部的损坏，因此我们可以推测该公司将涵盖的方面之一是其基于 GAA 的 SF3E 生产节点遇到的生产挑战，更有意思的是三星近日也承认了其制造工艺落后于台积电至少需要五年时间才能赶上的传言。

三星凭借其第二代基于 MBCFET 的节点 SF3(3GAP)，三星半导体的代工业务将和台积电持续竞争，而且三星还打算提供一种 4nm 级制造工艺几乎同时为高性能 CPU/GPU 设计的技术 SF4X(4HPC)，不过届时台积电也有望推出其性能提升的 N3P 制造技术。

三星坚信目前向 GAA 晶体管过渡是正确的，因为这将使代工芯片制造商能够在英特尔和台积电等竞争对手之前解决新架构的任何问题，当这些代工竞争对手在未来几年开始使用其 20A、N2 生产芯片并可能面临三星现在正在应对的类似挑战时，三星相信其 SF2 节点将提供功率、性能、晶体管的卓越平衡密度、成本和产量。

根据业内的信息，今年至明年三星将以 SF3 以及 SF3P 的生产为主，期望良率预计在 60% 至 70%。此外三星还计划在 2025~2026 年期间正式公布其 2nm 相关技术信息，三星半导体主管庆桂显在演讲时声称三星目前的技术落后于台积电，但将在五年内完成超越。