DDS 与竞争技术 — 高级比较

直接数字合成 (DDS) 技术用于生成和修改高质量波形，广泛应用于医学、工业、仪器仪表、通信和国防等广泛领域。本文概述了该技术，介绍了其优点和局限性，并介绍了一些应用示例以及使该技术更容易获得的新产品。

介绍

众多行业的一个关键要求是准确生成、轻松操作和快速更改各种频率和类型的波形。无论宽带收发器需要具有出色无杂散动态性能的敏捷低相位噪声频率源，还是工业测量和控制系统需要稳定的频率激励，在保持相位连续性的同时快速、轻松且经济高效地生成可调波形的能力都是直接数字频率合成可以满足的关键设计标准。

频率合成的任务

日益严重的频谱拥塞，加上对更低功率、更高质量测量设备的永不满足的需求，要求使用新的频率范围并更好地利用现有频率范围。因此，人们正在寻求更好地控制频率生成——在大多数情况下，在频率合成器的协助下。这些设备使用给定的频率fC，以生成相关所需频率(和相位)的波形，f外.一般关系可以简单地写成

f外= εx× fC

其中比例因子εx，有时称为归一化频率。

该方程始终使用实数的逐步近似算法来实现。当比例因子是有理数，两个相对素数的比值时，输出频率和参考频率将谐波相关。然而，在大多数情况下，εx 可以属于更广泛的实数集，并且近似过程一旦落在可接受的范围内就会被截断。

直接数字频率合成

频率合成器的一个实际实现是直接数字频率合成(DDFS)，通常简称为直接数字频率合成(DDS)。该技术使用数字数据处理来生成与固定频率参考或时钟源f相关的频率和相位可调输出。 C.在DDS架构中，基准或系统时钟频率由比例因子除以，比例因子由可编程二进制调谐字设置。

简单地说，直接数字频率合成器将一系列时钟脉冲转换为模拟波形，通常是正弦波、三角波或方波。如图1所示，其基本部件包括：相位累加器，产生对应于输出波形相位角的数字，相数字转换器，产生在特定相位角下输出幅度的瞬时数字部分，以及数模转换器(DAC" target="_blank">DAC)，将该数字值转换为采样模拟数据点。

由于对N的变化会导致输出相位和频率的立即变化，因此系统本质上是相位连续的，这是许多应用中的关键属性。与锁相环(PLL)等模拟型系统相比，不需要环路建立时间。

DAC通常是专门设计用于DDS内核(相位累加器和相位幅度转换器)的高性能电路。在大多数情况下，生成的器件(通常是单个芯片)通常称为完整的DDS或C-DDS。

实用的DDS器件通常集成多个寄存器，以实现各种频率和相位调制方案。当包括在内时，相位寄存器的内容被添加到相位累加器之后。这使得输出正弦波能够与相位调谐字相对应。这对于通信系统中的相位调制应用非常有用。加法器电路的分辨率决定了相位调谐字中的位数，因此也决定了延迟的分辨率。

在单个器件中集成DDS引擎和DAC各有利弊，但无论是否集成，都需要DAC来创建具有卓越纯度的高质量模拟信号。DAC将数字正弦输出转换为模拟正弦波，可以是单端或差分。一些关键要求是低相位噪声、出色的宽带 (WB-) 和窄带 (NB-) 无杂散动态范围 (SFDR) 以及低功耗。如果是外部元件，DAC需要足够快才能处理信号，因此具有并行端口的器件很常见。

DDS 与其他解决方案

频率生成的其他可能性包括模拟锁相环 (PLL)、时钟发生器以及使用 FPGA 对 DAC 的输出进行动态编程。通过检查频谱性能和功耗，可以对技术进行简单的比较，如表1所示。

功耗光谱纯度评论

.DDS低中等易于调整

分立式 DAC + FPGA中等中高能够调整

模拟相环中等高难以调谐

锁相环是一种反馈环路，包括：相位比较器、分压器和压控振荡器 (VCO)。相位比较器将参考频率与输出频率(通常除以系数N)进行比较，相位比较器产生的误差电压施加到VCO上，VCO产生输出频率。当环路建立时，输出将在频率和/或相位上与基准电压源保持精确的关系。长期以来，PLL一直被认为是低相位噪声和高无杂散动态范围(SFDR)应用的卓越器件，这些应用需要在特定目标频段内提供高保真度和稳定的信号。

它们无法准确快速地调谐频率输出和波形，响应速度慢，限制了它们对捷变跳频和某些频移和相移键控应用等应用的适用性。

其他方法，包括带有嵌入式DDS引擎的现场可编程门阵列(FPGA)，与现成的DAC相结合以合成输出正弦波，解决了PLL的跳频困难，但也有其自身的弱点。系统的主要缺点包括更高的操作和接口电源要求、更高的成本、大尺寸以及系统开发人员的额外软件、硬件和内存开销。例如，使用现代 FPGA 上的 DDS 引擎选件生成动态范围为 60 dB 的 10 MHz 输出信号需要高达 72 kB 的内存。此外，设计人员需要熟悉微妙的权衡和DDS内核的架构。

CMOS处理的快速发展，加上现代数字设计技术和改进的DAC拓扑结构，使DDS技术实现了以前在各种应用中无法达到的功耗、频谱性能和成本水平。虽然完整的DDS产品永远无法与高端DAC技术和FPGA的定制组合所能实现的最高性能和设计灵活性相媲美，但尺寸、功耗和成本优势，加上DDS器件的简单性，可能使它们很容易成为许多应用的首选。

表 2.基准分析摘要—频率生成技术 (<50 MHz)

锁相环数字转换器 + 射频转换器.DDS

光谱性能高中高中等

系统电源要求高高低

数字频率调谐不是的是的

调整响应时间高低低

解决方案尺寸/封装中等高低

波形灵活性低中等高

成本中等高低

设计重用中等低高

实施复杂性中等高低

另请注意，由于DDS器件从根本上体现了生成输出波形的数字方法，因此它可以简化某些解决方案的架构，或者可以对波形进行数字编程。虽然正弦波通常用于解释DDS的功能和操作，但从现代DDS IC很容易产生三角波或方波(时钟)输出，避免了前一种情况下的查找表和后一种情况下的DAC，其中集成一个简单而精确的比较器就足够了。

DDS 性能和限制

图像和信封：正弦(x)/x 滚降

DAC的实际输出不是连续的正弦波，而是具有正弦时间包络的一系列脉冲。相应的频谱是一组图像和别名。图像沿着sin(x)/x包络分布。滤波对于抑制目标频带外的频率是必要的，但它不能抑制通带内出现的高阶混叠(例如，由于DAC非线性)。

奈奎斯特准则规定，每个周期至少需要两个样本来重建所需的输出波形。图像响应在采样输出频谱中创建L A时钟 ×f外.在此示例中，其中f时钟= 25 MHz 和f外= 5 MHz，第一个和第二个图像出现在(见图3)在f时钟 ×f外，或 20 MHz 和 30 MHz。第三和第四个图像出现在 45 MHz 和 55 MHz 处。请注意，sin(x)/x 零点出现在采样频率的倍数处。在以下情况下f外大于奈奎斯特带宽(1/2f时钟)，第一个图像响应将在奈奎斯特带宽内显示为混叠图像(例如，15 MHz信号将混叠低至10 MHz)。锯齿图像不能使用传统的奈奎斯特抗锯齿滤波器从输出中滤除。

在典型的DDS应用中，使用低通滤波器来抑制输出频谱中镜像响应的影响。为了保持低通滤波器的截止要求合理且滤波器设计简单，公认的准则是限制f外带宽约为 40%f时钟频率使用经济型低通输出滤波器。

任何给定图像响应基波的振幅都可以使用 sin(x)/x 公式计算。由于该功能随频率滚降，基波输出的幅度将与其调谐频率成反比;在DDS系统中，直流至奈奎斯特带宽的降幅为–3.92 dB。

第一个图像的幅度很大，在基波的3 dB以内。为了简化DDS应用的滤波要求，重要的是生成频率规划并分析图像的频谱考虑因素以及所需时的sin(x)/x幅度响应f外和f时钟频率。支持ADI公司DDS产品系列的在线交互式设计工具可以快速轻松地仿真图像的位置，并允许用户选择图像超出目标频带的频率。有关其他有用信息，请参阅更多信息和有用链接部分。

输出频谱中的其他异常，例如DAC的积分和差分线性误差、与DAC相关的毛刺能量以及时钟馈通噪声，将不会遵循sin(x)/x滚降响应。这些异常在输出频谱中的许多地方表现为谐波和杂散能量，但幅度通常远低于镜像响应。DDS器件的一般本底噪声由基板噪声、热噪声效应、接地耦合和其他信号耦合源的累积组合决定。DDS器件的本底噪声、性能杂散和抖动受电路板布局、电源质量以及最重要的输入参考时钟质量的影响很大。

抖动

一个完美的时钟源应该有精确的时间间隔出现的边沿，永远不会改变。当然，这是不可能的;即使是最好的振荡器也是由非理想元件构成的，并且存在噪声和其他缺陷。高质量、低相位噪声晶体振荡器将具有皮秒量级的抖动，这些抖动累积在数百万个时钟边沿上。抖动是由热噪声、振荡器电子电路的不稳定性以及通过电源、接地和输出连接的外部干扰引起的，所有这些都会导致振荡器时序的干扰。此外，振荡器还受到外部磁场或电场以及附近发射器的RF干扰的影响。振荡器电路中的简单放大器、逆变器或缓冲器也会增加信号抖动。

因此，选择具有低抖动和锐边的稳定参考时钟振荡器至关重要。较高频率的参考时钟允许更大的过采样，并且通过分频可以在一定程度上改善抖动，因为对信号频率进行除法会在较长时间内产生相同数量的抖动，从而降低信号抖动的百分比。

噪声—包括相位噪声

采样系统中的噪声取决于许多因素，首先是参考时钟抖动，它表现为基波信号上的相位噪声。在DDS系统中，截断相位寄存器输出可能会引入与代码相关的系统错误。二进制编码字不会导致截断错误。然而，对于非二进制编码字，相位噪声截断误差会在频谱中产生杂散。杂散的频率/幅度由码字决定。DAC的量化和线性误差也会增加系统中的谐波噪声。时域误差，如下冲/过冲和代码毛刺，都会对输出信号造成失真。