国产化叠层电容工艺的失效机理与可靠性研究

0 引 言

在过去六十年中,二氧化硅(SiO₂)作为硅基电子器件 的关键绝缘材料,广泛应用于大规模集成电路中^[1-2]。然 而,随着器件尺寸的不断缩小和性能要求的提高,SiO₂的 可靠性正面临着巨大的挑战,特别是在薄层情况下,隧穿 电流显著增加,严重影响了其作为栅介质的适用性^[3]。 为了应对这些挑战,氮化硅(Si₃N₄)作为一种高介电 常数材料被引入到现代半导体工艺中,广泛应用于器件制造中^[4]。Si₃N₄ 不仅能够有效降低漏电流,提高器件的可 靠性,还能抑制p型多晶硅栅电极中硼原子的扩散^[5]。然 而,由于Si₃N₄ 与硅基底和多晶硅之间存在较大的晶格不 匹配问题,导致界面态密度高、薄膜应力大,从而引发了新 的可靠性问题。为此,通常在硅沟道表面生长一层 SiO₂, 以形成SiO₂/Si₃N₄ 叠层结构,结合两者的优势来改善界 面特性并提升介电性能^[6]。

目前,SiO₂/Si₃N₄叠层介质层在现代半导体工业中得 到了广泛应用,尤其是在 DRAM 工艺中,叠层结构用于存 储电容器的介质层,在先进的 CMOS工艺中作为高 k介 电材料的一部分替代传统的 SiO₂ 层,同时在IGBT 器件 中作为栅极和漂移区的绝缘层以改善电压容限和热稳定性。然而,随着国产化进程的推进,在部分关键元器件的 大规模国产化应用中,由于工艺变更导致的叠层介质层可 靠性问题逐渐暴露,成为影响器件性能和寿 命的重要因素。

本文对一款国产化超低偏置电压运算放大器的失效 机制进行了深入分析。通过探针测试、光致发光、聚焦离 子束(FIB)分析和透射电子显微镜(TEM)等多种故障分 析技术,确 定 了 器 件 失 效 的 根 本 原 因,结 合 实 验 结 果 和 Sentaurus TCAD仿真模拟,发现了 SiO₂/Si₃N₄ 叠层介电 层的一种新型失效机理。

1 失效分析

在运算放大器的老化过程中,观察到 其 输 出 表 现 异 常。表1列出了失效电路与正常电路的引脚测试参数对 比。测试结果表明,失效电路的电源和输入信号均正常, 但输出却异常变为负电平。通过测量电路1、8引脚相对 正电源的压降,可以判断失效的运算放大器输入级工作正 常,能够将正确的差分信号传递给后级。随后进行的一系 列无损检测(包括 X射线、引脚IV 特性测试等)均未发现 明显异常。

1.1 分段电路探针测试

开帽后,未在芯片表面发现明显损伤。因此,进一步 分析通过依次测试每个信号传输节点进行。电路采用三 级放大结构,使用电容作为频率补偿以优化带宽和稳定 性,防止自激振荡(原理框图见图1(a))。通过探针对信 号传输节点逐级进行测试,输入放大级和中间放大级的输 出电压符合设计指标。进一步分析放大器的输出放大级 (电路原理图见图1(b))。根据设计,当 T37 管 关 断 时, B节点和 A 节点电压均应为高电平,输出节点 OUT 应为 高电平。然而,探针测试结果显示,B节点电压为14mV, A 节点电压为670mV,输出节点 OUT 电压为1.2V,均 低于设计指标。

这些测试结果表明,B节点存在对 V_S-的漏电通道, 导致通过 T37和 T43拉低了 A 节点和 OUT 的电压。在 无电源输入的情况下,测得 B节点的阻抗为35Ω,而设计 指标为1.5MΩ,这表明失效的根本原因是B节点对 V_S-存在低阻通道,拉低了 OUT节点的电压。

通过 FIB在 B 点进行切割,将 C5电容和 T37/T34/ T39晶体管隔离。测得 T37 的 集 电 极 对 V_S- 为 高 阻 态 (≥1 MΩ),而 T34的发射极/T39的基极对 V_S-显示约 40kΩ的阻抗。C5的上极板对 V_S-的阻抗为40Ω,表明 电容 C5 存在短路。将 T37 的集电极和 T34 的 发 射 极/ T39的基极短接,并调整开环输入的压差,放大器输出电 压恢复至设计值,确认 C5电容的短路导致了 B节点的异 常电位。

1.2 失效位点定位

为了进一步定位短路位置,进行了光束诱导电阻变化 (OBIRCH)分析。图2(a)显示了检测到的 OBIRCH 点,确定了短路位置。利用 FIB SEM 系统在图2(a)中的箭 头1位置进行切片。在图2(b)的截面 SEM 图像中发现 的异常损伤点归因于高温过电流导致的铝再结晶。

使用高分辨率透射电子显微镜(HR TEM)对 C5电 容的截面进行表征,以检测 Si₃N₄/SiO₂ 叠层绝缘层的微观结构。同时对 C1电容进行 FIB切割,与 C5电容的界 面形貌进行对比(见图3)。可以看到,C5电容的氮化硅层 厚度为36.73nm,二氧化硅层厚度为12.34nm;而 C1电 容 的 氮 化 硅 层 厚 度 为 38.42nm,二 氧 化 硅 层 厚 度 为 46.85nm。C5电容的二氧化硅层明显薄于 C1电容。介 质层的变薄导致击穿场强下降,在持续电应力作用下出现 短路。

1.3 工艺变更引起的失效

如引言中所述,为了进一步增强器件介质层的性能和 可靠性,该批次电路进行了介质层工艺变更。最初的电路 使用单层氮化硅作为介质层,为了提升介质层的性能,生 产厂改用更加成熟的SiO₂/Si3N4 叠层工艺取代单层氮化 硅介质层。电路中的电容均使用相同工艺制备,氧化层通 过湿氧化方式进行热生长,氮化硅薄膜通过低温 PECVD 方式进行沉积。C5和 C1电容的唯一区别在于 C5的下极 板 直接连接到负电源上的p型多晶硅衬底,而C1和其他电容为 设 计 的 n型 电 容。n型 电 容 的 氮 化 硅 层 厚 度 为 40nm,二氧化硅层厚度为50nm,总等效厚度约为734nm, 理论上叠层结构的 MIS电容耐压值可达到73.4V,满足电 路工作需求。然而,如图3所示,采用相同介质层制备工艺 的p型衬底的二氧化硅层明显薄于n型衬底,导致电容耐 压不足。在应用条件下,个别电路长期承受高场强应力,导 致介质层退化、电容击穿短路,从而引起电路输出失效。

2 讨论与验证

2.1 失效机理分析

根据失效分析结果发现,p型衬底上的电容比 n 型衬 底上的电容更薄。在相同的电应力环境下,p型电容发生 了击穿,这表明衬底掺杂类型显著影响 MIS电容的击穿场 强。在 MOS工艺掺杂多晶硅的氧化工艺过程中,掺杂物 的扩散一直是微电子可靠性研究的关键问题。p型衬底中 的硼原子倾向于在二氧化硅层中聚集,而n型衬底中的磷 原子,即使在非常薄的氧化层(约2nm)中也能有效抑制其 扩散。硼原子扩散到氧化层中会导致氧化物电荷积累,并 增加界面陷阱电荷密度,从而导致阈值电压向正方向偏移。 这是引起p型 MOSFET负偏置温度不稳定性(NBTI)的主 要原因之一,同时还会导致 MOSFET跨导和亚阈值斜率的 退化。

对于不同类型的掺杂物,氧化过程中掺杂物的扩散和 重构取决于其在硅和二氧化硅中的溶解度差异。磷在硅和 二氧化硅界面的分凝系数为10,而硼的分凝系数在0.1~ 0.3。根据Five-Stream Dunham Diffusion Model,在氧化反 应过程中,磷原子在反应界面的浓度大量增加,而少量的磷原子则深入到二氧化硅中。相比之下,硼原子主要进入氧 化层,导致界面掺杂物浓度降低,如图4所示。在氧化反应 初期到薄层氧化阶段,反应速率主要取决于界面反应速率, 界面处高浓度的磷掺杂提供了大量电子,加速了电荷转移 过程,从而增加了反应速率。随着氧化层的增厚,由氧化剂 扩散主导的反应速率变化更加显著。因此,在相同的工艺 条件下,n型 MIS电容的二氧化硅层明显厚于p型二氧化硅层。

2.2 电容导电机理分析

Fowler-Nordheim 隧穿是导致电容二氧化硅介质层击 穿的主要机理[7]。这一机理发生的原因是电容和介质层较 薄时,施加过高电压时产生强电场,电子隧穿并获得能量。 Fowler-Nordheim 隧穿将电子注入介质层,这些电子在电 场的加速下转化为热电子,与介质原子碰撞产生空穴和缺 陷,介质层质量逐渐退化并开始漏电。持续的强电场会使 一些电子逃离陷阱位置,同时碰撞产生新陷阱,从而增大了 漏电流,最终导致薄弱点熔化。这一过程形成的导体穿通 击穿点,引发不可逆的短路失效。由于导电机制和电路设 计中电容的冗余,这种故障模式不会立即在功能测试中显 现,但在长期电应力下会导致性能退化或失效。为验证这 一发现,对多个设备在相同应力条件下进行实验。经过老 化测试,10天内6个运算放大器在高电压下表现出相同的 故障模式,通过分析发现 C5电容短路,证实了这一结果的 普遍性。

2.3 仿真验证

为了验证失效机制,使用SentaurusTCAD仿真工具对掺 杂多晶硅的氧化过程进行了详细研究。仿真所需的基本参数 如下:对于n型电容,硅衬底的磷掺杂浓度为9.5×10¹⁹cm^-3; 对于p型电容,硅衬底的硼掺杂浓度为4.8×10¹⁹cm -3。氧化 层通过湿氧 氢氧化工艺制备,工艺条件为800℃,氧气流量为 7slm,氢气流量为10slm,持续时间为4.5分钟。仿真采用一 维模型,硼的参数来源于之前的研究数据。

通过调整 Deal-Grove氧化模型中的线性速率常数和掺 杂依赖氧化模型中的反应速率敏感系数,得到了掺杂扩散浓 度与深度的关系,如图5所示。对于n型多晶硅,仿真结果 显示磷原子很少穿透氧化层,磷原子在SiO₂ 界面的浓度约 为7.45×10 ¹⁸cm^-3,在Si界面的浓度约为1.04×10 ₂₀cm^-3。 这些磷原子在硅表面的聚集加速了氧化表面反应控制过 程,导致氧化层较厚。

相反,对于p型多晶硅,硼原子大量扩散到氧化层中, 最高浓度在SiO₂ 界面达到1.09×10 20cm^-3,而在Si界面 附近几乎耗尽。随着深度增加,浓度逐渐恢复到初 始 水 平,形成扩散梯度。

仿真结果表 明,n 型 电 容 中 的 二 氧 化 硅 层 厚 度 为 46.78nm,而p型电容中的二氧化硅层厚度仅为12.36nm。 仿真结果与失效分析结果一致,验证了实验观察到的现 象,即p型电容中的二氧化硅层较薄,使其在高电场下更 容易发生击穿失效。

2.4 工艺改进方案

为了解决p型衬底 SiO₂ 层变薄导致的可靠性问题, 提出了两种改进方案。首先,优化氧化工艺:根据参考文 献[8]的研究,低于1000 ℃下,重掺杂多晶硅的氧化主要 受表面反应速率控制,n型和p型衬底氧化厚度具有受到 掺杂浓度变化影响的差异。而1000 ℃以上湿氧化条件 下,可 以 得 到 具 有 相 似 击 穿 强 度 的 SiO2 层,确 保 沉 积 Si₃N₄ 后电容的一致性。其次,改用n型衬底:在相同工艺 条件下,这种方式提供了更好的电容均匀性和稳定性。考 虑到高温氧化对 MOS晶体管造成影响可能引入缺陷,改 用n型衬底更具有实际操作性和可行性。

3 结 论

在 这 项 研 究 中,发 现 了 一 种 由 掺 杂 物 扩 散 引 起 的 SiO₂/Si₃N₄叠层电容失效模式。在相同的工艺条件下,生长在p型多晶硅上的 SiO₂层明显薄于 n型 多 晶 硅 上 的 SiO₂层,从而使p型电容击穿强度不足。叠层电容的导电 机制在低电场下由 Frenkel Poole效应主导,而在高电场 下 Fowler-Nordheim 隧穿效应成为主要导电机制。常规 的电学参数测试无法检测出潜在失效,需施加长时间电应 力以有效筛选出失效器件。因此,在国产化工艺变更过程 中,必须注意低温热氧化过程中多晶硅衬底的掺杂类型及 其对电容值变化的影响。此外,应关注的不仅是击 穿 电 压,还要考虑刻蚀工艺,因为更快的生长速率需要更长的 刻蚀时间。这些发现对重掺杂多晶硅的氧化工艺具有参 考价值,为集成电路设计、击穿强度计算、刻蚀时间确定以 及器件可靠性提升提供了参考。

参考文献

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2025年第1期第5篇