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[导读]日前,英特尔CEO帕特·基辛格(Pat Gelsinger)重磅宣布公司有史以来最为详细的制程技术路线图,不仅宣布在2024年进入埃米(Angstrom)时代,还宣布了将以更加科学先进的方式度量制程节点。除此之外,与之相关的突破性架构和技术以及未来的规划逐一被披露。

一直以来,制程节点都是衡量工艺演进的重要数字。一串看似无规律的数字,实际上背后隐含的是摩尔定律所划分的晶体管栅极最小线宽。

但摩尔定律每两年翻一番速度之下,早在1997年栅极长度和半截距就不再与这种节点名称匹配。更何况行业已逼近1nm的极限,行业需要更加科学和更加精密的表述形式。

日前,英特尔CEO帕特·基辛格(Pat Gelsinger)重磅宣布公司有史以来最为详细的制程技术路线图,不仅宣布在2024年进入埃米(Angstrom)时代,还宣布了将以更加科学先进的方式度量制程节点。除此之外,与之相关的突破性架构和技术以及未来的规划逐一被披露。

制程节点进入埃米时代

在制程节点方面,帕特·基辛格宣布将会以每瓦性能作为关键指标来衡量工艺节点的演进,这是因为对于半导体产品来说,PPA(performance,power and area,性能、功耗、面积)是非常重要的指标。

按照目前的进度来说,英特尔在去年架构日正式宣布10nmSuperFin,并在后续新品中使用。展望后续,将会以全新的方式命名。

Intel10nmSuperFin:这项技术是在2020年架构日正式宣布的,同年7月在TigerLake中使用;后续2021年至强IceLake和AgilexFPGA新产品中也已开始使用。

彼时英特尔宣布的SuperFin技术,是一项媲美制程节点转换的技术。SuperFin其实是两种技术的叠加,即Super MIM(Metal-Insulator-Metal)电容器+增强型FinFET晶体。从参数上来看,增强型FinFET拥有M0和M1处关键层0.51倍的密度缩放、单元更小晶体密度更高、通孔电阻降低2倍、最低的两个金属层提高5-10倍电迁移。

Intel 7:英特尔此前称之为10nmEnhanced SuperFin,即对SuperFin技术继续打磨。Intel 7将会亮相的产品包括2021年面向客户端的Alder Lake以及2022年第一季度面向数据中心的Sapphire Rapids。

据介绍,通过对FinFET晶体管优化,每瓦性能对比此前发布的10nmSuperFin提升约10% - 15%。优化方面包括更高应变性能、更低电阻的材料、新型高密度蚀刻技术、流线型结构,以及更高的金属堆栈实现布线优化。而在本次宣布中英特尔彻底删除掉“nm”,改为综合PPA评定的每瓦性能。

Intel 4:英特尔此前称之为Intel 7nm。Intel 4将于2022年下半年投产,2023年出货,产品包括面向客户端的Meteor Lake和面向数据中心的Granite Rapids。

需要注意的是,Intel 4是首个完全采用EUV光刻技术的英特尔FinFET节点,EUV采用高度复杂的透镜和反射镜光学系统,将13.5nm波长的光对焦,从而在硅片上刻印极微小的图样。相较于之前使用波长为193nm的光源(DUV)的技术,这是巨大的进步。与Intel 7相比Intel 4的每瓦性能提高了约20%。

Intel 3:Intel 3继续受益于FinFET技术,Intel 3将于2023年下半年开始生产相关产品。

这是一个比通常的标准全节点改进水平更高的晶体管性能提升。Intel 3将实现更高密度、更高性能的库;提高了内在驱动电流;通过减少通孔电阻,优化了互连金属堆栈;与Intel 4相比,Intel 3在更多工序中增加了EUV的使用。较之Intel 4,Intel 3将在每瓦性能上实现约18%的提升。

Intel 20A:PowerVia和RibbonFET这两项突破性技术正式开启了埃米时代,Intel 20A预计将在2024年推出。所谓Intel 20A中的“A”代指埃米,1埃米Angstrom =10^-10,1纳米=10埃米。

根据介绍,PowerVia是英特尔独有、业界首个背面电能传输网络,它消除晶圆正面的供电布线需求,优化信号布线,同时减少下垂和降低干扰。RibbonFET是英特尔对于GAA晶体管的实现,是公司自2011年率先推出FinFET以来的首个全新晶体管架构,提供更快的晶体管开关速度,同时以更小的占用空间实现与多鳍结构相同的驱动电流。

Intel 18A:这仅仅是一种前瞻性说法,未来英特尔将会继续提升RibbonFET,Intel 18A是面向2025年及更远的未来的。此时,行业将继续向更小的埃米提升。

需要特别注意的是,英特尔还将会定义、构建和部署下一代High-NA EUV,并有望率先获得业界第一台High-NA EUV光刻机。英特尔正与ASML密切合作,确保这一行业突破性技术取得成功,超越当前一代EUV。

围绕晶体管结构转变的制程节点

通过观察路线图,实际上Intel制定的发展路线是围绕晶体管结构进行转变的。在步入埃米时代Intel 20A之前,FinFET(Field-effect transistor)工艺仍然拥有极大的优化空间,在步入埃米时代后直接转向GAA(Gate-All-Around)的RibbonFET。此前台积电也曾表示,决定仍让3nm制程维持FinFET架构。

根据公开资料显示,时下先进制程技术方面,使用的均为FinFET(Field-effect transistor)技术,7nm是FinFET的物理极限,但得益于深紫外(DUV)和极紫外(EUV),制程得以突破7nm、5nm。因此,不难看出Intel的想法与行业是一致的,在Intel 4时候完全引入EUV光刻技术,继续让FinFET结构发扬光大。

当然,英特尔的FinFET与行业不同之处在于叠加了Super MIM(Metal-Insulator-Metal)电容器,变为SuperFin技术。该技术由一类新型的“高K”( Hi-K)电介质材料实现,该材料可以堆叠在厚度仅为几埃厚的超薄层中,从而形成重复的“超晶格”结构。 这是一项行业内领先的技术,领先于其他芯片制造商的现有能力。

通过这样的叠加和对FinFET结构的继续优化,可以支撑制程节点转换到等效2nm节点。但FinFET毕竟有极限,在制程到达埃米级别之时,英特尔选择的也是GAA结构。学术界普遍认为GAA是3nm/2nm之后晶体管的路,厂商也有类似GAAFET的发布。

英特尔将自己实现的GAA称之为RibbonFET,这是一种将栅极包裹在源极和漏极的工艺。而从此时开始,Intel也将会引入更高精度的EUV技术,称之为High-NA EUV,帮助实现埃米级别的提升。值得一提的是,High NA EUV光刻机可谓是炙手可热的产品,其目标是将制程推进到1nm以下,而传言中该光刻机成本甚至超过一架飞机,大约3亿美元。

为什么英特尔执意要把数字放到埃米级别?从英特尔CEO的话中我们可以窥探一二,帕特·基辛格说:“摩尔定律仍在持续生效。对于未来十年走向超越‘1nm’节点的创新,英特尔有着一条清晰的路径。我想说,在穷尽元素周期表之前,摩尔定律都不会失效,英特尔将持续利用硅的神奇力量不断推进创新。”

英特尔既是摩尔定律的发源地,也是忠实的执行者。按照摩尔定律原本的划分方式2nm到1nm之间实质上还是拥有很大的发掘空间,而到1nm之后行业也需要一种全新的划分方式来定义制程节点。此前,行业一直在广泛讨论硅极限的1nm之后的世界,英特尔则直接给出答案——埃米。

“纳米数字游戏”或被终结

英特尔将制程节点变为每瓦性能的测量方式实际上也是有过先例的。在笔者看来,这种度量方式更加客观,更能让行业进行客观的性能对比。

另外,笔者认为,这种转变也是为了此前帕特·基辛格宣布的IDM 2.0的推进做准备。IDM 2.0中,英特尔不仅要开放代工业务,也将引入外部代工,以全新的制程节点测量方式能够方便客户进行横向对比。

资料显示,2017年英特尔引入了晶体管每平方毫米以及SRAM单元尺寸作为客观的对比指标,台积电7nm为90 MTr/mm2,而英特尔的10nm为100 MTr/mm2,这也就能解释为什么业界一直传言英特尔的10nm和7nm性能相当。

此前,笔者也曾撰文评论过行业存在的“纳米数字游戏”现象。虽然制程节点在发明之初,代指的还是栅极长度,但其实从1997年开始,栅极长度和半节距与过程节点名称不再相匹配,之后的制程节点实际意义上不再与之相关。

代工厂在晶体管密度增加很少情况下,仍然会为自己制程工艺命名新名,但实际上并没有位于摩尔定律曲线的正确位置。

台积电营销负责人Godfrey Cheng其实曾经也亲口承认,从0.35微米开始,工艺数字代表的就不再是物理尺度,而7nm/N7只是一种行业标准化的属于而已,此后还会有N5等说法。同时,他表示也确实需要寻找一种新的语言来对工艺节点进行描述。

笔者认为,英特尔在率先使用这种度量方式之后,能够有效敦促行业形成标准规范。诚然,英特尔并没有强制要求行业进行统一度量,但英特尔仍然是以开放的态度愿意将这种规则分享于外界,让摩尔定律得以在正确的道路上发展。

封装影响下的摩尔定律

当然,不容忽视的是,封装技术正在成为摩尔定律的新拐点。一直以来,英特尔都将制程和封装放在一起,此次也有全新的封装技术被披露。

2.5D封装方面,英特尔宣布下一代Sapphire Rapids服务器 CPU将成为采用EMIB(嵌入式多芯片互连桥接)批量出货的首个英特尔®至强®数据中心产品。根据解释,这是业界首次通过EMIB将两个光罩尺寸的器件连接在一起,最终让器件性能和单片处理器是一样的。另外,英特尔还宣告了下一代EMIB的凸点间距将从55微米缩短至45微米。

3D封装方面,Foveros将会开创下一代FoverosOmni技术以及对Foveros Omni的补充技术Foveros Direct。Foveros Omni之前名为ODI(Omni-Directional Interconnect),Foveros Direct之前名为Hybrid Bonding技术。当然本次宣布并不只是名字的统一,相关技术也将会持续推进。

从技术角度来看,Foveros Omni允许裸片分解,将基于不同晶圆制程节点的多个顶片与多个基片混合搭配,通过高性能3D堆叠技术为裸片到裸片的互连和模块化设计提供了无限制的灵活性。Foveros Direct则实现了向直接铜对铜键合的转变,可以实现低电阻互连,并使得从晶圆制成到封装开始,两者之间的界限不再那么截然。

封装虽然和摩尔定律没有直接关联,但却又影响着摩尔定律的发展。这是因为封装能够减少芯片间的凸点间距,增大凸点密度。整体的密度越大,实际上也代表着单位面积上晶体管数量越密。英特尔一直洞察到这种关系,所以在此前宣布的六大支柱中是“制程&封装”这种合并的关系。

总结

除了技术上的宣发,英特尔宣布了两个重磅的合作消息:AWS将成为首个采用英特尔代工服务(IFS)先进封装解决方案的客户,高通将成为采用Intel 20A先进制程工艺的客户。

制程节点从逐渐偏离物理量约束,到逼近1nm极限,英特尔率先为行业铺垫了前路。除了制程节点,还要关注异构集成这一路径。据透露,未来英特尔会在每个节点上公布工艺是如何整合的,这超出现在行业命名方法之外,这也是未来整个行业也需要带进来的一个观念。

远望未来,制程和封装技术将继续飞扬。在穷尽元素周期表之前,摩尔定律都不会失效,探索之路依然长路漫漫。

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