工业控制

工业以太网EtherCAT主站搭建：从站配置与分布式时钟同步实操

工业多轴设备（3–8轴伺服+远程IO+阀岛）的实时总线首选EtherCAT——Sync0周期1ms、DC抖动

工业控制
2026-07-21

EtherCAT主站分布式时钟同步 PDO配置
使用 AMD Vitis™ Model Composer 创建数字 AM 调制与解调方案

FPGA在无线通信和软件定义无线电(SDR)领域的应用尤为出色。尽管无线通信和SDR技术较为复杂，但AMD Versal™ RF系列自适应SoC家族中的多种设备均可胜任相关任务。

电路设计项目集锦
2026-07-21

FPGA SoC 无线电
构建一个分布式空气质量监测网络

我不想要一个仪表盘，我想要一个网络。不是在阳台上安装一个传感器，而是要在不同地点设置多个站点——城市、乡村、靠近采石场、靠近农场的地方——所有站点都向同一个数据库发送数据，并且这些数据可以相互比较。

电路设计项目集锦
2026-07-21

树莓派计数器 MS5003
为FreeCAD创建一个专用的左手控制器

本项目是我之前作品的升级版本，最初发布于 Hackster.io。由于操纵杆PCB设计存在错误，我之前尝试制作FreeCAD设备失败了。现在我已经修正了PCB设计，并订购了一套新的电路板。

电路设计项目集锦
2026-07-21

压电扬声器 PCB设计 FreeCAD RP2040
使用示波器测量波特率和延迟，分析RT-Spark开发板上的串行通信性能

在嵌入式系统工程中，我们很容易将串行通信视为理所当然。我们打开串行终端，输入一条命令，数据便立即出现在屏幕上。但在这短暂的微秒之间，硬件层面究竟发生了什么?

电路设计项目集锦
2026-07-21

示波器嵌入式系统 RT-Spark开发板
基于 CODESYS 的运动控制：多轴插补参数调试与实时性校验

CODESYS SoftMotion 是中小型多轴设备（3–5 轴点胶、雕铣、SCARA、Delta）的主流方案——NC 通道 + SMC_Interpolator 插补 + SMC_Controller 位置环，挂到 CODESYS Control Runtime（Windows/Linux RT）上跑。插补参数没调好，拐角处过冲、小线段抖动；实时性没验，高速小线段下 Axis 跟丢、轨迹锯齿。下面以 4 轴点胶机（X/Y/Z + 点胶阀，总线伺服用 EtherCAT，IPO 4 ms）为主线。

工业控制
2026-07-21

CODESYS 多轴插补实时性校验
PLC梯形图自动化生成：通过脚本批量转换工艺流程图为控制逻辑

传统PLC编程中，工程师需要手动将工艺流程图（如顺序功能图SFC、时序图）翻译成梯形图（LD）或结构化文本（ST）。这个过程重复性强、易出错，尤其当流程包含数十个步骤、数百个条件时，一个笔误就可能导致设备误动作甚至安全事故。本文介绍一种用Python脚本批量转换的思路：将工艺流程以结构化数据（JSON/CSV）描述，脚本自动生成符合IEC 61131-3标准的梯形图代码（以XML或ST格式输出），大幅提升效率并减少人为错误。

工业控制
2026-07-21

PLC梯形图自动化生成
嵌入式 Linux 工业主板：设备树自定义配置与外设驱动加载实操

工业主板（如 i.MX6ULL、RK3568、Amlogic A311D 方案）的外设往往不像树莓派那样"默认全开"——CAN、RS485、SPI ADC、I2C 温湿度、GPIO 按键，每款底板的引脚定义都不一样，内核 defconfig 开好了驱动也只是"编进去了"，真正要让 /dev/ 下出设备，还得改设备树（DTS）+ 保证驱动加载。下面以 i.MX6ULL 工业板（原厂 DTS 只开了 UART1/ETH，要加 UART3-RS485 + CAN0 + SPI ADC）为主线。

工业控制
2026-07-21

驱动加载设备树
智能手表低功耗设计：PMIC 选型与多域电源时序控制实操

智能手表电池就 300–500 mAh，屏幕常亮 + 心率 + GNSS 一开，峰值能冲到 200 mA，待机却要压到 μA 级——PMIC 如果只盯着"路数够不够"，不盯轻载效率和时序，续航直接砍三分之一。下面这套在 nRF54 + 恒玄 + Apollo4 这类手表平台上验证过，从选型到时序代码闭环。

电子设计自动化
2026-07-21

智能手表低功耗设计 PMIC
EDA 工具链协同：从原理图到 Gerber 输出的自动化脚本实践

从原理图到 Gerber，传统流程是：画完原理图→手动导出网表→开 PCB→导网表→布局→布线→手动跑 DRC→手动点“输出 Gerber”→填钻孔文件参数→点确定。每次改一版，重复点十几下鼠标，不仅慢而且容易漏层。下面以 KiCad 8 为例，展示如何用一套 Python 脚本把“原理图 → 网表 → PCB 导入 → DRC → Gerber + 钻孔”串成一条命令。Allegro / Altium 也有类似方案，原理相通。

电子设计自动化
2026-07-21

EDA Gerber
PCB 设计中信号完整性仿真：如何用 HyperLynx 快速定位过冲问题

HyperLynx 定位过冲的优势不在"算得准"（这点 Ansys 全家桶更细），而在从板子导入到看到波形只要十分钟，迭代快。下面这套流程在 LineSim（预布局）+ BoardSim（后仿）两段都通用，盯的是 DDR3/4、USB3、HDMI 这类单端/差分高速轨。

电子设计自动化
2026-07-21

信号完整性 PCB 设计
逻辑综合中多路径时序例外（Multi-cycle Path）的正确配置方法

逻辑综合阶段写 Multi-cycle Path（MCP），最容易踩的坑不是语法，而是只写了 -setup 没写 -hold，导致 hold 检查沿被工具默认挪到 (N-1) 捕获沿，综合器为了修这个被推后的 hold 狂插 buffer，面积 timing 双输。下面这套以 Design Compiler（DC）为主视角，Genus 同理，把 MCP 在综合阶段的配置讲透。

电子设计自动化
2026-07-21

Multi-cycle Path 多路径时序例外
基于 Cadence Allegro 的 BGA 扇出与 Escaping 规则详解

BGA 扇出是 Allego 里最有"工序感"的一段——0.8 mm pitch 以下还按 dog-bone 硬拉，内层通道直接堵死，后面 escaping 阶段布线器能把你气到砸鼠标。下面这套流程按"Rule 预锁 → Fanout 选型 → Escaping 通道 → 高速对追加处理"四步走，17.4/22.x 通用。

电子设计自动化
2026-07-21

Cadence Allegro Escaping
使用 Synopsys PrimeTime 进行静态时序分析的关键约束设置技巧

PrimeTime 跑 STA，网表、库、SDC 三件套齐了，报告却还能给你看"假违例"——问题八成在 SDC。下面这套约束节奏按"时钟树 → 例外 → 验证"三层走，覆盖 PT 里最容易翻车的几个点。

电子设计自动化
2026-07-21

时序分析 Synopsys
基于 KiCad 的高速 PCB 封装库自建与 3D 模型验证流程

KiCad 8 之后封装库和 3D 管线的成熟度已经能扛量产，但高速板（PCIe、HDMI、RF 模组）如果还直接拖官方库，焊盘尺寸、参考地开孔、3D 干涉这三件事大概率翻车。下面这套自建 + 验证流程，从 Footprint Editor 到 3D Viewer 闭环，适合自己搭一套能复用的高速库。

电子设计自动化
2026-07-21

封装 KiCad 高速 PCB

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