当前位置:首页 > 电源 > 电源
[导读]工业、航空航天和国防系统中常见之 24V 至 28V 中间总线与新式数字处理器之输入电源电压之间不断加大的差距带来了设计风险,有可能轻易导致系统故障、有毒烟雾甚至更加糟糕

工业、航空航天和国防系统中常见之 24V 至 28V 中间总线与新式数字处理器之输入电源电压之间不断加大的差距带来了设计风险,有可能轻易导致系统故障、有毒烟雾甚至更加糟糕的火灾。

相对较高的输入电压使得越来越不容易将电源电压保持在处理器的安全限值之内,而且对产品的尺寸、营运成本、安全性和可靠性具有直接的影响。导致过压的此类风险包括但不限于:

中间电源总线上的输入浪涌事件

开关稳压器 PFM / PWM 定时中的少许误差

在制造过程中引入错误、水货或假冒电容器

尽管大多数公司均否认非法电子组件进入其组装线的可能性,但是,根据凌力尔特公司接到的客服电话、与其他 IC 公司同行的讨论、以及美国参议院 2012 年 5 月发布的报告皆表明黑市和假冒电子组件经常出现,即使在那些最富盛名的公司和最安全的应用中也不能幸免。

上面所列 3 种事件中的任何一种都可以引起超过负载额定值的输出电压摆幅,从而有可能导致昂贵的 FPGAASIC微处理器遭受永久性的损坏,在某些极端场合中甚至会造成起火燃烧。视损坏程度的不同,确定问题的根源或许相当具有挑战性,而且由此引起的高维修成本、客户生产效率的下降、以及对您声誉的损害都会是极其令人沮丧的。

假如您的系统采用了中间电压总线,就应当考虑采取一种风险消减方案,以最大限度地降低成本并减少给客户带来的不便。传统的过压保护方案需采用熔丝,这不适合用来保护新式 FPGA、ASIC 及微处理器,特别是当上游电压轨的标称值为 24V 或 28V 时。响应时间变化多端而且准确度很差,以至于无法在此类高“输入至输出电压比”的应用中保证得到保护功能。此外,即使数字逻辑器件成功地得到保护,恢复过程也将十分漫长,最终造成的故障停机时间会让客户非常不满,因为在尝试系统重启之前必需通过人为干预来更换熔丝。

已经设计了一种新型解决方案,其将一个额定电压为 38V 的 10A DC/DC 开关稳压器与用于防范诸多个故障 (包括输出过压) 的电路组合起来,以保护高价值的 FPGAASIC微处理器

针对负载上的过压状况,在工厂里对每个稳压器都进行了测试,并保证相关的保护电路可在故障发生后的 500ns 以内起作用,符合要求的器件方可提供给客户。此外,恢复过程快速且简单。只需对一个逻辑电平控制引脚进行电平变换即可恢复正常运作 (假设故障已被清除),否则保护功能电路将立即重新运行,表示存在某种更加严重的故障。现在,利用一个紧凑的表面贴装型器件就能为当今最先进的数字逻辑器件提供电源和保护。

本站声明: 本文章由作者或相关机构授权发布,目的在于传递更多信息,并不代表本站赞同其观点,本站亦不保证或承诺内容真实性等。需要转载请联系该专栏作者,如若文章内容侵犯您的权益,请及时联系本站删除( 邮箱:macysun@21ic.com )。
换一批
延伸阅读

在产线设备中,PLC常作为主控单元负责工艺流程,FPGA作为高速算法加速/多路采集前端。两者之间通过Modbus RTU(RS485)或 Modbus TCP(以太网)互通,是成本与开发难度最平衡的协同方案。本文以西门子...

关键字: PLC FPGA Modbus

在Xilinx FPGA开发中,Vivado HLS(High-Level Synthesis) 是把C/C++/SystemC算法“翻译”成RTL(Verilog/VHDL)并封装为可重用IP核的利器。相比手写RTL,...

关键字: Vivado FPGA Xilinx

我们都经历过这种情况:模拟器看起来完美无缺,比特流第一次加载就成功了,可板子却……静止不动,做着奇怪的事,又不肯解释。这时你只能拿起厂商的调试工具,接受被绑在他们IDE上的命运,或者干脆在设计上撒满LED灯,像撒 bre...

关键字: FPGA 计数器 BRS-100-GW1NR999

在FPGA/ASIC设计中,跨时钟域(CDC,Clock Domain Crossing) 是时序违例与功能Bug的高发区。单比特信号、多比特总线、脉冲需采用不同同步策略。本文给出三种经典CDC方案的RTL实现,并对比S...

关键字: 跨时钟域 FPGA

在高速ADC采集系统中,数字下变频(Digital Down Converter, DDC) 负责将高中频采样信号搬移到基带(或低中频),并完成降采样(Decimation)与抗混叠滤波,是雷达、软件无线电接收链路的标配...

关键字: FPGA DDC

在FPGA中例化DDR4 SDRAM控制器(如Xilinx MIG或Intel UniPHY)后,正确的时序约束(SDC)是让控制器通过时序签核、稳定跑在目标频率(如2400MT/s)的前提。很多"初始化失败"或"校准不...

关键字: FPGA DDR4 时序约束

在FPGA开发中,“时序不收敛”(Timing Closure Failed)是让工程师最头疼的问题之一。当WNS(最差负余量)为负时,设计无法在目标频率下稳定运行。本文总结五大系统性排查思路,帮助你在Vivado/Qu...

关键字: FPGA 时序收敛

在Xilinx UltraScale+系列FPGA中,片上存储器分为BRAM(Block RAM)和URAM(Ultra RAM)两类。BRAM容量18/36Kb,URAM容量288Kb,但URAM延迟略高且占用更多布线...

关键字: FPGA BRAM URAM

在FPGA网络中,以太网MAC(Media Access Control)负责CSMA/CD退避、帧校验(FCS)、与PHY通过MII/RGMII/SGMII接口交互。根据项目对灵活性、开发周期、资源的要求,通常有三种实...

关键字: FPGA 以太网

我最初在博客上发布了这个项目。在这里,我将更详细地讲解每一步。边缘端的硬件加速正在彻底改变我们处理计算机视觉、机器学习和高性能计算的方式。然而,弥合软件开发与FPGA硬件之间的鸿沟,往往令人感到任务艰巨。

关键字: 硬件 加速器 AI FPGA
关闭