台积电以2.5维LSI展开攻势瞄准总承包服务

全球最大的代工企业台积电（TSMC）公布了2.5维LSI的制造战略。在2012年4月举行的封装技术国际会议“ICEP-IAAC（Joint Conferenceof “International Conference on Electronics Packaging” and “IMAPSAll Asia Conference”）2012”的主题演讲中，该公司TSV集成项目3D集成电路部门经理侯上勇公布了有关内容。

2.5维LSI是指在形成有TSV（硅贯通孔）的硅转接板上排列封装大量芯片，实施模块化的技术。使用该技术时，与单芯片产品相比可轻松提高制造时的成品率，降低成本。而且还能够以短距离且多端子的状态将芯片间连接起来，因此芯片间的传输速度等与单芯片产品基本相同。由于具备这一特点，作为弥补微细化极限的新型集成化技术，备受业界关注。

2.5维LSI已开始面向美国赛灵思（Xilinx）的FPGA实施量产，目前是通过台积电与后工序专业厂商（OSAT）等合作实现的。采取的是硅转接板及FPGA芯片由台积电制造、封装由OSAT负责的水平分工型业务模式。

然而，台积电指出“该方法很难提高2.5维LSI的制造成品率”（侯上勇）。而且此次还获悉，为了提高成品率，台积电已开始向客户大力推荐总承包服务（Turnkey Service），也就是从晶圆制造到封装全部由该公司一家承包。据台积电介绍，“目前赛灵思、美国英伟达及美国阿尔特拉均在推进以总承包服务为前提的模块开发”（侯上勇）。台积电即将于2012年下半年建立能够使该技术开始投入量产的体制（图1）。

图1：正在面向多家大客户开发2.5维LSI技术
台积电正在为多家大客户开发2.5维LSI的测试模块。均以台积电自主开发的称为“CoWoS（Chip on Wafer on Substrate）”的芯片集成技术来制造。
（图由本刊根据台积电的演讲资料制作，照片由阿尔特拉提供）

在薄化处理前连接芯片

总承包服务利用被称为“Co-WoS（Chip on Wafer on Substrate）”的自主制造技术。该技术在对制备有硅转接板的晶圆实施薄化处理前层叠连接芯片（图2）。通过利用厚晶圆来抑制晶圆的曲翘，“可将芯片连接时的成品率提高到95％以上，将成品的成品率提高到80％以上”（侯上勇）。

图2：台积电的“CoWoS”工艺
在不对晶圆做薄化处理的状态下直接与叠在上面的芯片实施微凸块连接，由此可提高连接的成品率。通过由台积电独揽TSV形成、微凸块连接及TSV端子的露出等重要工序，容易提高制造的成品率。

台积电今后还打算将CoWoS应用到基于TSV的三维LSI上。目前来看，支持三维LSI的存储器可供选择的较少，“不能满足客户的要求”（侯上勇）（表1）。今后，台积电将与各存储器公司合作，“在支持三维LSI的存储器方面，增加可供选择候补”（侯上勇）。


如果总承包服务今后成为主流，那么OSAT的业务领域就会被代工企业夺走。不过，总承包服务今后究竟能否成为2.5维及三维LSI的主流，目前还不得而知。至少作为台积电竞争对手的格罗方德对推出总承包服务并没有显现出太大的愿望。格罗方德虽然2012年4月宣布已开始向美国纽约的300mm晶圆工厂“Fab 8”导入支持20nm工艺的TSV技术，但同时又表现出了重视与OSAT共同开发及合作的态度。（记者：木村 雅秀，《日经电子》）