20nm时代，FPGA或将拔得头筹

目前，台积电28nm良率大幅提升的利好还没被市场彻底消化，FPGA业界双雄已争先恐后地发布20nm FPGA战略规划，在性能、功耗、集成度等方面均大幅跃升，蚕食ASIC之势将愈演愈烈。在45nm工艺节点，大量ASIC厂商率先量产;而到了28nm工艺时代，率先量产的7家公司中已有两家是FPGA厂商;在20nm时代，FPGA或将拔得头筹。

超越简单工艺升级

FPGA向下一代工艺演进并不是“升级”那么简单，需要诸多创新技术应对挑战。

迈向更高工艺是市场驱动力所致。“目前无线通信、视频消费、汽车高级辅助驾驶、医疗电子、安防技术等应用给FPGA提出了巨大的需求，要满足如此快速增长的处理需求，必须实现高集成，而要实现高集成必须向高级工艺迁移，并以创新的思路来解决集成挑战。”赛灵思公司全球高级副总裁、亚太区执行总裁汤立人强调。因此，虽然28nm FPGA产品在今年才量产出货，但FPGA厂商却已先行一步向20nm发力，以满足市场对可编程逻辑呈指数级增长的需求。

向下一代工艺演进并不是“升级”那么简单，需要诸多创新技术应对挑战。在28nm工艺节点上，赛灵思率先推出了统All Programmable的7系列FPGA、嵌入ARM cortex-A9的FPGA SoC以及采用3D封装技术的Virtex-7 2000T，赛灵思20nm产品依然是三个产品系列并行发展，分别“进化”成8系列FPGA、第二代FPGA SoC和第二代3D封装FPGA。赛灵思20nm 8系列All Programmable FPGA将有更快的DSP、BRAM(Block RAM)、DDR4及收发器，有最高的带宽(100个33Gb/s收发器)，可以实现更高的带宽总线和更快的设计收敛。与7系列产品相比，其性能提高了2倍，功耗降低了一半，集成度则提高了1.5～2倍。在FPGA SoC方面，赛灵思嵌入了ARM Cortex-A9双核处理器的28nm ZYNQ系列产品已经量产出货，“赛灵思20nm FPGA SoC将不但嵌入ARM处理器，也将嵌入其他处理单元，例如DSP、灵活混合信号(AMS)以及经验证的Video IP、算法等等，它还将采用AXI总线。”汤立人介绍说，“今后还有可能嵌入性能更高、更多的ARM核。”

FPGA另一重要供应商Altera在20nm工艺也导入了三项新技术。Altera高级副总裁、首席技术官Misha Burich介绍，Altera的20nm工艺FPGA一是可将芯片间的数据传输速度提高至40Gbps，而现行的28nm工艺FPGA为28Gbps。为了实现高速化，20nm工艺FPGA提高了收发器电路使用的晶体管性能，同时导入了根据在芯片间交换信号的波形来修正信号、改善信号干扰及衰减程度的电路技术。二是配备浮点运算性能达到5TFLOPS(每秒5万亿次浮点运算)以下的可变精度DSP模块。为了提高性能，将原来用软件实现的DSP部分运算处理改为了硬件操作。三是异构3D IC的应用。

3D IC技术加快发展

作为新技术，3D IC需要更好、更成熟的设计和测试工具才能被业界广泛接受。

在诸多创新中，最吸引眼球的是3D IC技术在同构之外，异构技术也将加快发展。“异构3D IC技术可将FPGA与以前外置的芯片集成在同一封装中，不仅可使芯片间的布线距离缩短，而且还可大大增加芯片间的布线根数，大幅提高芯片间的数据传输速度(系统性能)，而因为芯片间布线距离缩短及接口布线电容减少等原因，能够降低系统功耗。”Misha Burich指出。

赛灵思的3D IC产品规划已从最初的同构系统发展到异构系统，如在28nm节点，赛灵思率先推出的virtex-7 200T是同构器件，后来推出的Virtex-7 H580T则是异构器件，在28nm工艺的FPGA上封装了45nm工艺的28Gbps收发器，现在赛灵思20nm 3D IC也将提供同构和异构两种配置。汤立人指出，20nm 3D IC不但有56Gbps收发器，还封装有更大容量的存储器，虽然封装难度加大，但赛灵思已经解决了很多难题，这将是一种全新的3D IC器件。

Altera的异构3D IC技术则通过创新的高速互联接口来集成FPGA和用户可定制HardCopy ASIC，或者集成包括存储器、第三方ASIC、光接口等在内的各种技术。同时，20nm混合系统架构在功耗管理方面继续创新，包括自适应电压调整、可编程功耗技术以及工艺技术优化等，使得Altera器件功耗比前一代降低了60%。

当然，3D IC技术看上去很美，但真正大规模使用还要解决诸多挑战。Mentor Graphics公司董事会主席兼CEO Wally Rhines曾表示，2.5D(SiP)技术目前仍然没有发挥到极致，2.5D IC的存在时间将比业界普遍预期的要更长一些。作为新技术，3D IC需要更好、更成熟的设计和测试工具才能被业界广泛接受。

设计工具与时俱进

设计工具针对20nm产品系列进行了进一步协同优化，将设计效率提高到新的层级。

正所谓“好马配好鞍”，要让好器件发挥出最大效能也需要有更好的设计工具来支持。

与赛灵思7系列28nm产品系列一同推出的Vivado设计套件，针对20nm产品系列进行了进一步协同优化，将设计效率提高到新的层级。汤立人介绍说，新的Vivado设计套件可让设计人员将LUT利用率提升20%，性能提升3个速度等级，功耗降低35%，设计生产力提升4倍。此外，在配合C语言设计流程使用时，验证运行时间缩短100倍。RTL仿真和硬件协同仿真速度快3～100倍。而且利用Vivado的IP集成器和封装器实现IP重用可将集成速度加快4～5倍。

“新的Vivado设计套件可将以前的几个月设计周期缩短到几周，这是设计效率的大幅度提升。”汤立人强调，“通过与赛灵思Vivado设计套件针对最高生产力和结果质量的协同优化，20nm产品系列将能够为行业提供更具吸引力的ASIC和ASSP可编程替代方案。”

而Altera的异构20nm FPGA的开发通过全功能高级设计环境得以实现，这一设计环境包括系统集成工具(Qsys)、基于C语言的设计工具(OpenCL)以及DSP开发软件(DSP Builder)。Misha Burich表示，下一代高性能设计DSP开发人员不再需要花费数天甚至几个星期的时间来评估FPGA DSP解决方案的性能。通过集成OpenCL和DSP创新技术，采用业界标准设计工具和软件库，Altera产品能够实现5 TFLOPS的单精度DSP能力，这将重新树立业界TFLOPS/W硅片效率的标准。