EDA厂商Cadence助Renesas加速实现周期降低成本

近日，Cadence设计系统公司宣布Renesas微系统有限公司已采用Cadence Encounter RTL Compiler用于综合实现，尤其是将复杂ASIC设计的芯片利用率提高了15%，面积减少了8.4%，加速了实现周期并降低了成本。

Renesas微系统公司SoC开发事业部首席专家Kazuyuki Irie 说：“Renesas一直以来都在与Cadence密切合作，共同开发最佳的网表分析流程，以够在早期就发现设计中潜在的结构性问题和缺陷。Encounter RTL Compiler解决了长久以来我们一直在纠结的问题。 在我们以前的流程中，每次我们分析和解决拥塞热点和可布通率问题时，我们都会需要额外的布局布线周期。Cadence的实现技术为我们提供了更快速、更高效的芯片生产方式。”

在目前的ASIC设计开发中，对具有超大范围、高速、复杂设计的需求越来越高，Renesas一直关注于ASIC设计的高密度布局、高速和缩短实现周期。过去，在完成布局和布线阶段之后，对公司的工程师来说再去解决那些严重的布通率变得非常困难，从而导致更长的实现周期;如果工程师发现了布线的拥塞热点，他们将被迫重新运行布局和布线工具，以帮助实现最大利用率、调整布局拥塞、空间规划和电路优化。

Encounter RTL Compiler具有在流程早期实现一个网表的结构性分析环境的独特能力。 这使Renesas工程师能够在执行布局和布线之前在其设计中发现有结构性问题。 通过采用该方法，他们减少了实现周期并简化了热点拥塞，使其能够进一步提高利用率并减小芯片尺寸。

在Renesas已经生产了多个ASIC芯片中(最小可达28纳米)，与公司以前采用的方法相比，其总体利用率提高了近15%。 通过利用Encounter RTL Compiler，Renesas成功在一个较短的周期内完成了多个复杂的ASIC设计，同时减少了芯片尺寸。

“与许多其他技术公司一样，Renesas 微系统希望获得上市时间和成本上的优势。 作为Cadence RTL至签核流程中的关键技术，RTL Compiler提供了独特功能，可以加快产品的上市时间，同时满足目前严格的芯片尺寸要求。”Cadence芯片实现事业部研发高级副总裁 Chi-Ping Hsu 博士表示。