总线实现片内硬件调试支持单元设计

片上系统的出现使得芯片可以实现更加复杂的功能，获取更高的性能，但同时其内部信号也变得越来越难以观察和控制，相应的测试和调试工作也遇到了难以克服的时间复杂性困难。国际半导体技术路线图( Internat io nal Technolo gy Roadmap for Semico nducto rs，IT RS) 指出，调试和定位问题所需要的时间将会随着工艺的进步呈指数型增长。由于测试和调试工作的复杂性，其费用往往比设计费用还要高，大约要占整个SoC 总设计成本的1/ 3 以上。在整个SoC 的硬件设计过程中，从第一次投片到最后成功的实现所有功能，硬件调试的时间已经接近整个时间的35%，而且这个数字随着集成度的提高还会增加。

在整个片上系统中，微处理器是核心，也是最复杂的模块，所以各个处理器内核的提供商也都投入了大量的研发力量，在其内核中集成了丰富的调试功能。当今流行的调试技术大多采用复用JT AG 的调试方案，但是这种方法一般都是在目标系统内部插入扫描链，当处理器高速工作的时候，难免会限制处理器性能的提高。

为此，该设计提出一种新的调试结构，它不依赖JTA G接口且需要较少的引脚开销，通过挂接在片上高速总线上来实时监测片内通信状况，同时它直接与处理器进行交互，能够在不影响处理器正常工作的情况下控制处理器以及访问所有片上存储单元，用户可以通过专用的数据输出链路进行远程调试，发布调试指令以及获取反馈信息。结合以上特点，该设计将以文献[ 3]中提出的一个良好调试结构所需具备的三个基本特征作为设计出发点: 调试的可观察性; 调试的可控制性; 高效的通信效率; 低入侵性。

1 调试系统构成

以硬件调试模块DSU 为核心，AMBA 2. 0 总线为构架，专用UART 为调试链路接口的系统结构如图1所示。

图1 调试系统结构图

调试主机通过总线接口U ART 对调试单元发出调试指令; 调试单元将控制系统的调试状态，在满足触发条件时将通过与处理器的直接通信来挂起处理器，用户可以利用调试主机通过调试接口访问片上所有存储单元，获取系统状态信息; 总线追踪缓存可以工作在两种模式下，在正常模式下通过DSU 实时记录总线通信状态，而在调试模式下，将由调试主机对其进行访问，寻找问题发生的根源; 指令追踪缓存处于微处理器内部，用来存储执行过的指令; 调试接口UART 将为调试主机和总线之间提供协议转换服务，实现串行数据与并行数据的相互转化。

1. 1 AHB 总线

在SoC 设计中，芯片内部总线的设计往往决定了芯片的性能、功耗与各模块的复杂度。通常依据以下两个方面选取总线: 一是芯片设计流程其内在的需求，二是对交换带宽、延时和效率灵活性的需求。该设计采用ARM 公司提出的一种片内高速总线协议AHB，它具有以下特点: 支持突发传输; 支持分块传输; 单周期总线控制权移交; 单时钟沿操作; 非三态执行; 宽数据总线架构; 数据和地址流水重叠。此外，该协议还支持静态时序分析以及友好的测试插入。

该系统设计的AHB 结构如图2 所示，由主从模块、仲裁器以及地址译码器构成，采用中央多路选择器的互联方式。作为核心部件，仲裁器接收最多16 个主设备的总线请求，为实现 可配置!的设计初衷，采用基于分治的仲裁策略，实现了固定与轮询两种优先级算法，可以供用户灵活选用。AHB 采用的集中式地址译码机制，有利于提高外围设备的可移植性，中央译码器根据地址总线发来的地址以及各个从机的身份信息进行译码以选择从设备，该设计为减少运算逻辑和降低功耗，仅对地址的高端位进行判别。整个AHB 系统由多路选择器连接起来，避免了采用三态总线带来的功耗、速度以及可测性方面的问题，系统所需的控制信号和地址数据将由多路选择器路由到相应的目的设备，而根据路由的方向可将多路选择器分为主模块到从模块多路选择器和从模块到主模块的多路选择器。此外，为了解决在没有主机请求总线时的总线停靠( bus parking ) 问题，此系统还设计了一个缺省主设备( default master) ,其选择停靠的主机号依赖选取的仲裁算法。split 传送是AHB 的一个显着特点，它在防止系统死锁和充分利用总线方面起到了积极作用，这里为了解决分块锁定( split lo cked) 这一矛盾以及地址未命中问题，设计实现了一个虚拟从设备( dummy slave) ，当以上问题出现时，将由虚拟从设备代为发送回应信号。

硬件调试支持单元设计 1' />

图2 AH B 总线系统互联结构