五种降低未来IC功耗的技术

　　功耗过高已经成为半导体制程尺寸进一步微缩的主要障碍，并且严重威胁到所有电子领域的一切进展──从推动行动设备更加微型化到开发超级电脑均包含在内。

　　虽然根本原因在于永恒不变的物理和化学原理，但工程师们已经开发出一系列的创新技术，以用于减轻目前所面临的问题，并可望对振兴未来的芯片产业有所助益。

　　以下讨论五种可用于降低未来IC功耗的技术。这些技术目前已经在开发中，可望共同解决未来十年内将会面临的功耗问题。

　　拥抱协同设计

　　电子设计自动化(EDA工具可让设计团队从一开始就进行协同设计，从而实现最佳化低功耗设计。事实上，业界最低功耗的处理器和系统级芯片开发人员不仅透过最佳化架构和材料来实现优势，也采用协同设计封装、电源、射频电路和软体来降低功耗，而不至于降低性能或增加成本。

　　“实现低功耗必须采用覆盖技术、设计方法、芯片架构和软体的全面性方法。”德州仪器(TI)公司设计技术与EDA部门总监DavidGreenhill表示。

　　TI已经使用了许多先进技术为每个子系统进行最佳化，从而为低功耗元件提升了新标准，例如打造自有的制程技术来平衡关断模式的漏电流与主动电流性能，或使用电压与频率扩展技术来定义各种省电工作模式。

　　“第一步是从性能和功耗的观点来确认产品的目标。一旦这些目标确定后，就可以开始采用专用的制程技术，以提供所需的性能，而不至于超出设备的功耗预算。”TI公司28nm平台经理RandyHollingsworth指出。

　　EDA工具一直是实现这些更低功耗目标的关键，但有时需要围绕设计回路进行一些反覆，因为采用传统EDA工具进行功耗估计只在接近设计周期结束时才比较精确。对于未来的IC来说，必须在设计周期初期便进行精确的功耗估算。

　　一些专用工具的供应商已经拾起了接力棒。例如美国加州Atrenta公司推出一款名为SpyglassPower的工具，它可采用标准的暂存器传输级(RTL)描述来执行功耗估计、功耗降低与验证。这些RTL描述在较早的设计周期就能从每种主要EDA工具获得。

　　“而今，工程师希望能在较早的设计周期展开功耗估计。”Atrenta公司资深工程总监PeterSuaris表示，“你不能再等到设计临近结束时才去估计功耗。你必须在RTL级就针对功耗进行协同设计，并为设计进行改动，以便能从一开始就实现节能效果。”

　　Atrenta公司宣称，其专用的节能工具能以20%以内的精密度估计最终功耗预算，而功耗降低工具还可使最终设计功耗减少达50%。

　　降低工作电压

　　微缩芯片尺寸通常能够降低工作电压，从而实现节能。例如，三星公司(Samsung)最新的20nm‘绿色记忆体’芯片透过将工作电压从1.5V降低至1.35V，以节省67%的功耗。

　　处理器和逻辑电路的工作电压甚至低于记忆体元年，但工作电压降低至1V以下时就不可避免地必须进一步改善半导体制程。IBM、英特尔(Intel)、三星、TI、台积电(TSMC)和其他每家半导体制造商均持续改善制程，以便能在更低电压下作业，不过，过去几个制程世代以来的进展速度已开始减缓。

　　其关键在于电晶体导通的阈值电压在使用不同晶圆时是不一致的，因为在更大尺寸时制程的变化可以忽略。而由于在特定电压下关断状态的漏电流在不同阈值时有很大的变化，因此理想芯片实际上要使用根据其特性定制的供电电压。

　　英特尔公司声称已具有更好的解决方案──这是该公司花费近十年时间进行完善的一种方案。英特尔采用了所谓三闸(tri-gate)的3DFinFET电晶体架构，这种架构以三维方式在电晶体通道周围环绕三个金属闸极，使电晶体处于这些闸极的电场之下。这种技术可以抵销阻止工作电压低于1V的制程变化。

　　“我们已经成功地展示我们的三闸电晶体结构，可将工作电压减少到0.7V范围，而且还能做得更低。”英特尔公司资深工程师MarkBohr指出，“这些都是具有更陡峭次阈值斜率的完全耗尽型电晶体，可以更小的漏电流更快切断，同时以更低阈值导通电压。”

　　资金雄厚的半导体制造商们专注于模拟英特尔公司的3D架构，但一些新创企业则致力于研发新型平面制程，针对缺乏时间和资金来完善3D架构的半导体制造商重启电压调整进程。例如SuVolta公司已经发明出一种用于标准CMOS产品线的超低电压平面制程。

　　SuVolta并未使用3D闸极耗尽型电晶体，改而采用一种未掺杂通道(带掺杂的阈值和保护带)以避免掺杂中的变化。深度耗尽型通道制程可在标准的平面CMOS产品线上实现。

　　“透过使用平面深度耗尽型通道制程，我们已成功展示供电电压可降低到0.6V，未来还能够降得更低。”SuVolta公司技术长ScottThompson透露。

　　SuVolta还取得了第一个授权协议──富士通半导体，该公司将在今年稍晚进行量产。有关该重要授权交易的进一步声明可望在2012年稍晚发布。

　　智能调节功能

　　一般来说，供电电压和时脉速度越低，功耗就越低。然而性能也受到影响。因此，最新的微控制器和SoC开始寻求运用智能电源管理单元，自动调整工作电压与时脉速度来搭配工作负载。

　　“电源管理的基本思路是单独立地调整芯片不同部份的供电电压和时脉速度，以便在任何特定时间点都能匹配其工作负载，同时关闭未使用的电路。”即将接任SiliconLaboratories公司CEO的TysonTuttle表示。

　　电源管理单元通常以状态机模组的方式建置，能够选择性地降低非关键功能的电压和时脉速度。但随着半导体节点变得更先进，芯片中填入更多的电晶体，一种所谓“暗场硅晶”(darksilicon)的概念──大部份的芯片在需要使用以前均处于断电状态──这或许会是未来半导体的先驱设计理念。

　　“在未来更先进的制程节点，如22nm，SoC将整合进更多能同时导通的电晶体。”Rambus公司CTOElyTsern表示，“暗硅的概念就是在芯片上制作许多特殊用途的功能，但在任何时刻都只启动所需的功能，让其它功能则保持黑暗的断电状态，什么事也不做。”

　　英特尔在芯片电源管理方面处于领先地位，能够随时时详细地监视核心的温度，允许透过提升时脉(turbo模式)以提高性能或降低速度来节省功耗。

　　但并不是所有的电源管理功能都能十分经济地移植到芯片上。事实上，最智能化的电源管理方案是在芯片上和外部电源管理单元之间划分任务。“针对外部电源管理存在经常性的需求，因为从功率密度来说，能够加进芯片上的内容是有限的。”Enpirion公司CTO兼共同创办人AshrafLotfi表示。

　　Enpirion公司专门生产独立式电源管理单元，这些电源管理单元能从处理器接收命令，例如当处理器进入睡眠模式时降低处理器的电压，当处理器被唤醒时再迅速恢复电压。

　　采用3D/光学互连

　　透过缩短互连线的长度并降低其电线，就能支援更小的驱动器电晶体，从而降低IC的功耗。缩短互连线长度的传统方法是增加金属层，因此目前有些芯片的金属层多达10层。

　　然而，互连层设计最新创新成果是三维硅穿孔(TSV)，允许将记忆体芯片堆叠在处理器之上。这种技术将互连长度减少到芯片间的距离，因此不需要大功耗的驱动电晶体和长的印刷电路板互连线。然而，TSV的经济性比较差，目前大多数芯片制造商的TSV时程都处于延后状态。

　　“虽然硅穿孔(TSV)确实可透过缩短走线长度来降低功耗，但这是一种成本非常高的解决方案。”TI公司的Greenhill表示，“为了更具经济性，TSV需要能够弥补其它不足(如介面性能)，才能让它的成本较为合理。”

　　赛灵思公司(Xilinxnc.)是一家非常了解如何为TSV成本/性能取得平衡的公司，该公司正提供第一款使用TSV的商用芯片。相较于在PCB板上焊接独立元件的方式，赛灵思公司采用这种具成本效益的方案不仅能降低芯片功耗，同时也提升了性能。此外，它还可为赛灵思公司的客户降低BOM成本，赛灵思公司资深总监EphremWu表示。

　　赛灵思公司透过使用硅中介层(interposer)回避了在PCB板上焊接各个FPGA的问题。这种硅中介层可在单一封装内互连4个高密度的FPGA。

　　这种技术不仅能提升性能，还能使功耗降低到19W，相形之下，传统的PCB解决方案功耗还高达112W。另外一种前端技术是使用光学收发器。例如，IBM公司的Power7超级电脑使用从传统光学元件产生的板载光子互连。未来的芯片很可能使用Kotura公司和其它公司提供的专用光学解决方案，将光子功能转移到能够附加处理器与记忆体芯片的微型光学芯片上。

　　“我们的低功耗硅锗元件整合了透镜、滤波器、调变器以及你需要的所有其它光学元件于单颗芯片上。”Kotura公司行销副总裁ArlonMartin指出。

　　Kotura公司的硅光子制程使其得以将大约香烟盒大小约1万美元的传统光学收发器单元整合进最新款iPhone大小的500美元封装中，使用的功耗更低4至20倍。Kotura公司还展示该公司的SiGe收发器可透过堆叠式CMOS芯片间的气隙传送光学讯号，最终在堆叠芯片之间形成一个高速、低功耗的光学资料通道，适用于代替PCB走线。

　　试用新材料

采用更高迁移率的材料也能降低功耗。例如在标准CMOS产品线中已经加进了磁性材料，而