应对功耗挑战：晶体管技术方案面临瓶颈

在电费占运营成本 (OPEX) 很大一部分，而运营成本则占总成本约 70% 的情况下，降低功耗对运营商来说已刻不容缓。以前，芯片提供商想办法通过晶体管和工艺技术来降低功耗。虽然晶体管是产生功耗的主要原因，但并非唯一因素，而且通过晶体管来降低功耗作用是有限的。

通过更全面的系统级方法能够更有效地降低功耗。只有全面兼顾芯片工艺技术，充分发挥功率感知型 (power-aware ) 工具的作用，在代码设计时即考虑到低功耗需要，调整系统级架构，同时采用能够显著降低系统级功耗的算法（如在远程射频头应用中使用数字预失真 [DPD]），就能获得最佳成效。

选择合适的芯片技术合作伙伴将使您受益匪浅。赛灵思正是采用上述全面而系统的措施来处理电源管理问题的，而不是单纯狭隘地关注晶体管和工艺节点技术。® 平台能帮助设计人员采用功率优化设计方案和系统级设计与集成方法，全面解决功耗问题。从设计层面来说，赛灵思功率感知型工具和广泛的低功耗参考设计库以及应用指南都能帮助工程师优化整体功耗。此外，赛灵思技术精良的应用工程师团队还可帮助设计人员达到严格的功耗目标。赛灵思工程师能够帮助客户逐步采取设计优化技术，如折叠 DSP 密集型设计以缩小设计尺寸等，从而使用尺寸更小的器件来降低静态功耗和成本。

从系统级层面来说，赛灵思对集成度的重视也获得了非常好的结果。例如，在单个 上高度集成多个分立组件能够大幅降低系统 I/O 的总量，进而显著降低功耗。此外，在远程射频头中采用 DPD 等高级算法也能使电信设备制造商 (TEM) 使用功耗和成本均较低的功率，这将对系统级功耗产生巨大影响。

显然，赛灵思认识到不能完全忽视晶体管和工艺节点技术在降低功耗方面的作用。与其前代 40 纳米系列相比，赛灵思 28 nm 7 系列 将总体功耗锐降 50%。在晶体管技术方面，赛灵思的低功耗工艺及其对多种晶体管尺寸的使用，能够最大限度地降低静态功耗。赛灵思 FPGA 针对DSP、存储器以及 SERDES 使用硬模块，这与同类竞争 DSP 和其它 FPGA 设计相比最大限度地降低了动态功耗。

在晶体管层面解决功耗难题只是降低功耗和节约运营成本的一个起点，而只有全面地精细化改进所有相关方面，才能获得最出色的结果。