Cadence：Tempus时序签收加速SoC设计

为简化和加速复杂IC的开发，Cadence 设计系统公司不久前推出Tempus时序签收解决方案。这是一款新的静态时序分析与收敛工具，旨在帮助系统级芯片 (SoC) 开发者加速时序收敛，将芯片设计快速转化为可制造的产品。

目前，花费在时序收敛与签收上的时间接近整个设计实现流程时间的40%。Tempus的先进功能能够处理包含了数亿单元实例的设计。客户初步使用结果显示，Tempus能在数天时间内即在一个设计上实现时序收敛，而传统的流程在同一设计上可能要耗费数周的时间。

时序收敛趋势

Cadence芯片实现之签收与验证部副总裁Anirudh Devgan称，时序签收市场在过去的十年中一直止步不前。一些小公司曾尝试着将一些创新产品推向这个市场，但是他们很快就被收购或者陷入法律纠纷。因此，创新在很大程度上受到商业因素的阻碍。

另外，从技术角度，由于日益增大的设计尺寸和时序视图，如今的挑战主要体现在通过时序签收收敛所花费的时间，以及在较低的制程节点上模仿波形效果的能力。当今的签收时序收敛解决方案在其对时序优化成功的可预测性上功亏一篑，主要是因为这些解决方案并没有与版图(layout)的物理特性整合在一起。在波形建模领域，延迟计算工具忽略了在较旧的节点上对波形形状的影响，因为这些影响微乎其微。从28纳米制程开始，一直持续到16纳米，这些影响对输入波形的外观产生非常大的作用，因此在延迟计算期间不能被忽略。

Cadence意识到，随着设计人员转向更小的制程节点，如20纳米和16纳米FinFET，如今的解决方案已经无法跟上复杂设计和制造的步伐。在过去的一年里，硅签收和验证业务部已经获得采用台积电20纳米和16纳米FinFET技术生产的产品签收验证。此外，Cadence的工具已用于GlobalFoundries 14纳米 FinFET 制程节点上的的流片芯片。此次Cadence发布了Tempus这一新的时序工具，能为时序分析性能和容量重新设定标准。

Tempus的新功能

Tempus在时序分析和签收时序收敛方面比同类解决方案快10倍。在这些更高性能的背后有很多关键技术，其中两个最主要的技术就是可以在静态时序分析时进行大规模并行计算，以及在时序优化期间掌握物理位置和路线的特点。

Tempus 时序签收方案中的新功能有：

● 市场上第一款大型分布式并行时序分析引擎，它可以扩展到使用多达数百个CPU。
● 并行架构使得Tempus 时序签收方案能分析含数亿实例的设计，同时又不会降低准确性。
● 新的基于路径式分析引擎，利用多核处理，可以减少对时序分析结果的悲观。
● 多模多角 (MMMC) 分析和考虑物理layout的时序收敛，采用多线程和分布式并行时序分析。

中国Fabless的SoC一般最多只有10个CPU核，而Cadence的新闻稿中提到“Tempus时序签收解决方案可以扩展到使用多达数百个CPU”，这是否适合中国市场?Cadence的回答是肯定的。并非所有CPU核都需要在物理上包含在相同的计算硬件里。Tempus可以在许多计算资源中分布时序分析问题，其中每个计算资源可能有很多CPU。Tempus不仅能够随着CPU数量的增加而进行扩展，在基于路径式分析的性能方面也取得了显著的提升，可消除设计人员对设计大体上是否可通过签收的顾虑。这就缩短了修复虚假时序违规的时间，还可最大限度地减少面积和功耗。这些益处并非只有大规模设计才能享有，它们适用于采用任何技术的所有设计。

Cadence原有的Encounter Timing System还在生产和销售。Tempus的推出意味着性能和功能达到新的水平，最终会成为Cadence静态时序分析的新标准。