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东芝等开发出三维FPGA，将SRAM层积在逻辑IC上使芯片面积减半
时间：2010-06-22 06:46:00
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[导读]东芝在半导体制造技术相关国际会议“2010 Symposium on VLSI Technology”上宣布，其与日本CovalentMaterials、美国Tier Logic Inc.以及TeiTechnology共同在CMOS逻辑电路上以非晶硅TFT技术实现了SRAM的三维积层，即“
东芝在半导体制造技术相关国际会议“2010 Symposium on VLSI Technology”上宣布，其与日本CovalentMaterials、美国Tier Logic Inc.以及TeiTechnology共同在CMOS逻辑电路上以非晶硅TFT技术实现了SRAM的三维积层，即“三维FPGA”（3DFPGA）（论文编号：21.1）。
现有的FPGA，其用户逻辑（UserLogic）用逻辑电路和线路布局（Configuration）用SRAM采用二维排列结构。而3D-FPGA，是以非晶硅TFT技术形成线路布局SRAM，并积层在已形成用户逻辑用逻辑电路的9层铜布线CMOS芯片上。据称，由此可将FPGA的芯片面积缩小至现有产品的一半左右。东芝表示，“有望实现与半导体制造技术推进两代相当的成本削减效果”。
据称，设备厂商可以利用3D FPGA，在不变更LSI设计的情况下过渡至系统（Cell Base）LSI。其方法是采用3DFPGA进行试制，待设计确定后，只将该3DFPGA中形成线路布局用SRAM的非晶硅TFT部分替换为掩模ROM即可，无需重新设计便可获得系统LSI。
此次，东芝等试制了在利用90nm工艺9层铜布线技术的底层上，层积了非晶硅TFT技术的26Mbit SRAM芯片。此次试制芯片在底层虽使用了90nm工艺的CMOS技术，“但预计可以微细化至40nm工艺”（东芝）。（记者：大石 基之）
现有的FPGA，其用户逻辑（UserLogic）用逻辑电路和线路布局（Configuration）用SRAM采用二维排列结构。而3D-FPGA，是以非晶硅TFT技术形成线路布局SRAM，并积层在已形成用户逻辑用逻辑电路的9层铜布线CMOS芯片上。据称，由此可将FPGA的芯片面积缩小至现有产品的一半左右。东芝表示，“有望实现与半导体制造技术推进两代相当的成本削减效果”。
据称，设备厂商可以利用3D FPGA，在不变更LSI设计的情况下过渡至系统（Cell Base）LSI。其方法是采用3DFPGA进行试制，待设计确定后，只将该3DFPGA中形成线路布局用SRAM的非晶硅TFT部分替换为掩模ROM即可，无需重新设计便可获得系统LSI。
此次，东芝等试制了在利用90nm工艺9层铜布线技术的底层上，层积了非晶硅TFT技术的26Mbit SRAM芯片。此次试制芯片在底层虽使用了90nm工艺的CMOS技术，“但预计可以微细化至40nm工艺”（东芝）。（记者：大石 基之）
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