Mellanox选用Mentor阶层化ATPG方案进行千兆门设计

[导读] Mentor Graphics 公司宣布，Mellanox Technologies 已将全新的 Mentor Tessent 阶层化 ATPG 解决方案标准化，以管理复杂度及削减其先进的集成电路 (IC) 设计生成测试向量所需的成本。高品质的 IC 测试需要大量的制造测试向量，Mellanox 运用 Tessent 阶层化 ATPG，显著减少了生成这些测试向量所需的处理时间和系统内存。

21ic讯 Mentor Graphics 公司宣布，Mellanox Technologies 已将全新的 Mentor® Tessent® 阶层化 ATPG 解决方案标准化，以管理复杂度及削减其先进的集成电路 (IC) 设计生成测试向量所需的成本。高品质的 IC 测试需要大量的制造测试向量，Mellanox 运用 Tessent 阶层化 ATPG，显著减少了生成这些测试向量所需的处理时间和系统内存。

“每一个新设计周期生成测试向量所需的时间迅速增长，这也就增加了我们相关的测试成本，”Mellanox Technologies 后端工程副总裁 Evelyn Landman 说道。“选用 Mentor Graphics的 Tessent 阶层化 ATPG 流程可使我们大大减少当前设计的运行时间。由于此解决方案的可扩展性较高，我们计划在未来的设计中继续使用该方案。”

Tessent 阶层化 ATPG 流程采用分治法，即将整个 ATPG 任务分解为更小的模块，更加便于管理。每一个设计内核首先会单独生成压缩测试向量，然后再自动重定向到芯片级并合并，从而尽可能缩短测试时间。此时，将会生成用于顶层互连逻辑的压缩测试向量。此技术可使需要大量运算的DFT 步骤免于成为流片过程中的瓶颈，并且加强测试流程的可预测性。

相比在所有模块和顶层互连逻辑在芯片级运行 ATPG，阶层化 ATPG 方案可显著减少运行时间和内存占用。一般而言，运行时间可缩减 5-10 倍，而内存占用节省比例甚至更高。由于所有内核使用扫描通道方式的效率得到提升，阶层化 ATPG 通常可使测试向量数量减少2 倍，测试时间也相应得以减少。

“我们很多客户都在使用阶层化设计法管理设计规模和复杂度。大多数客户都已清楚他们的测试生成流程必须与此阶层化方案相契合，“负责 Mentor Graphics的 Tessent DFT 和 ATPG 产品的产品营销总监 Stephen Pateras 说道。“我们全新的阶层化 ATPG 解决方案不仅可扩展 100M 以上的门级设计，而且可使 DFT 和 ATPG 能更容易地分配于不同的设计小组并在设计周期中更早运行，从而加速进度。”