TI开始尝试最低电压的65纳米SRAM

日前，麻省理工学院 (MIT) 的研究员将在著名的国际固态电路会议 (ISSCC) 上展示一款采用德州仪器 (TI) 先进 65 纳米 CMOS 工艺制造的超低功耗 (ULP) 256kb 静态随机存取存储器 (SRAM) 测试器件。该款 SRAM 专为要求高性能、低功耗的电池供电设备开发而成，能够提供业界最低的电压，而且设计人员正在考虑为该产品采用 TI 的 SmartReflex™ 电源管理技术来延长移动产品的电池使用寿命。

与 0.6 V 的 6T 对应产品相比，0.4 V 亚阈值的 SRAM的泄漏功率降低了 2.25 倍。256kb SRAM 利用 TI 65 纳米工艺实现了更小巧的外形，每个位单元 (bitcell) 包含 10 颗晶体管，使工作电压能够降至 400mV。

MIT 的 Anantha P. Chandrakasan 教授指出：“超低功耗工作对许多新兴商业和军事应用而言都是至关重要的。MIT 研究生利用 TI 与 DARPA 的资金开发出了采用 65 纳米CMOS 工艺的超低电压逻辑与存储器电路，工作电压低于 400mV。供电电压能降到如此低的水平，这对期望能耗最低的应用至关重要，同时能实现超动态的电压缩放 (U-DVS)。ULP 技术的目的就是大幅降低功耗，同时尽可能减小对系统性能的影响。”

SRAM 开发是针对电池供电设备推出超低功耗 (ULP) 逻辑和存储器计划的一部分，建立在 TI 与 MIT 多年合作的基础之上，并由美国国防高级研究计划局 (DARPA) 提供部分资金。该合作项目致力于节约有限电力，使电压降至亚阈值，并确保实现超低功耗与高性能。此外，开发存储器模块和逻辑与开关模式电源 (SMPS) 等其它功能也属于该项目范围。

MIT 的工作包括分析给定系统的最小功耗点，根据亚阈值电路的功耗特点进行建模，以及电路类型与架构的开发等。MIT 以新兴应用为重点研究对象，因为能源效率的重要性对这些应用来说大大超过了传统的速度需求。

MIT 与 TI 联合开发的 SRAM 器件建立在 TI 先进的 65 纳米工艺基础之上，其集成的多种技术能够充分满足业界日益增长的低功耗要求。多媒体及其他高级功能对处理能力的要求不断提高，同时逐步降低功耗并控制散热也变得至关重要，这对无线应用而言尤为如此。TI 解决方案是 SmartReflex™ 动态电源管理技术，这种技术可根据用户需求自动调节电源电压，从而有助于控制功耗。 
 
SmartReflex 技术通过监控电路速度可以动态地调节电压，以便在不降低系统性能的情况下准确地满足性能要求。因此，对于每一种工作频率而言，我们都能恰到好处地采用最低的功率，这就延长了电池的使用寿命，并降低了设备产生的热量。SmartReflex 技术能够将 256kb SRAM 的电压调节至亚阈值，这进一步突显和扩展了其强大的功能。

TI 高级研究员兼TI 无线芯片技术中心总监 Uming Ko 博士指出：“在 MIT世界级的研究工作中，以及在对未来移动 SoC 产品意义深远的 ULP 设计技术方面，TI 发挥了自身的作用，并因此深感自豪。TI 将在未来移动 SoC 设计中充分利用这些技术，进一步加大推出新型无线娱乐、通信及连接功能的力度，实现更高的质量、更长的移动设备工作时间以及更精彩的用户体验。”

TI 先进的 65 纳米工艺技术于去年 12 月通过质量认证并开始投入量产。TI 65纳米工艺可在更紧凑的空间内实现更强的处理能力，同时不会导致功耗增加。TI 率先在业界实现 65 纳米工艺技术的量产，面向包括无线通信领域等在内的各种目标市场大量推出产品。

TI 首先于 2004 年早些时候透露了其工艺技术，并于 2005 年 3 月宣布推出无线数字基带处理器的样片。与 TI 90 纳米工艺相比，该工艺技术使晶体管的密度增加了一倍，功能相当的设计占用面积缩小了一半，而晶体管性能却实现了高达 40% 的显著提升。此外，TI 65 纳米工艺还大幅降低了空闲状态下晶体管的漏电流功耗，同时在“片上系统”(SoC)结构中集成了上亿个晶体管以支持模拟和数字功能。